Bandgap电路设计避坑指南：为什么你的低电压性能总不达标？从偏置电路说起
当你在仿真中看到2.2V电源电压下温度系数突然恶化时，是否曾怀疑过自己的Bandgap设计存在致命缺陷？这个问题困扰着许多模拟IC工程师——电路在常规电压下表现完美，却在低压工况下突然"崩溃"。本文将带你深入问题核心，从现象追踪到本质，最终给出可落地的解决方案。
1. 现象观察：低压下的性能突变
在典型的Bandgap基准电压源设计中，工程师们最常遇到的低压异常现象表现为：当电源电压降至某个临界值（如2.2V）时，基准输出的温度系数(TCV)会突然恶化，从原本的<10ppm/℃飙升到数十甚至上百ppm/℃。这种非线性变化往往伴随着：
- 基准输出电压的显著漂移
- 电源抑制比(PSR)的急剧下降
- 输出噪声水平的异常增加
关键诊断步骤：
- 在仿真器中扫描电源电压（如从1.8V到3.3V），记录TCV变化曲线
- 重点关注TCV突变点附近的电路节点电压
- 检查各MOS管的工作状态（饱和区/线性区）
提示：突变点电压会随工艺角变化，建议在tt/ss/ff工艺角下重复测试
2. 问题定位：偏置支路的隐藏陷阱
通过节点电压分析，问题通常可追溯到偏置电流生成支路。在标准自偏置结构中，存在两个关键脆弱点：
| 电路模块 | 正常状态 | 低压异常状态 |
|---|---|---|
| 自偏置NMOS | Vds≈Vgs | Vds显著增加 |
| 负载PMOS | 饱和区 | 进入线性区 |
| 电流镜功能 | 精确匹配 | 严重失配 |
根本机理：
- 电源电压降低导致自偏置NMOS的Vds被迫增大
- 过大的Vds使得负载PMOS的Vds不足，退出饱和区
- 电流镜功能失效，整个偏置系统崩溃
* 典型问题电路片段 M1 (n1 n1 gnd gnd) nmos w=10u l=0.5u M2 (n2 n1 gnd gnd) nmos w=10u l=0.5u M3 (n1 n1 vdd vdd) pmos w=20u l=0.5u M4 (n2 n1 vdd vdd) pmos w=20u l=0.5u3. 解决方案一：电阻辅助偏置法
最直接的改进方案是在自偏置路径中引入电阻，这是许多成熟IP中验证有效的方法：
电路修改：
- 在自偏置NMOS的源极串联精密电阻
- 电阻值通常选择在几kΩ量级
版图实现技巧：
- 使用高精度多晶硅电阻（如rhrpo_3t_ckt）
- 采用中心对称的串并联结构提升匹配度
- 推荐尺寸：宽2um，长1.42um的方块组合
改进效果对比：
| 参数 | 原结构 | 电阻辅助结构 |
|---|---|---|
| 最低工作电压 | 2.3V | 1.8V |
| TCV@1.8V | >50ppm/℃ | <10ppm/℃ |
| 电流匹配误差 | >15% | <3% |
* 改进后的电路片段 M1 (n1 n1 r1 gnd) nmos w=10u l=0.5u M2 (n2 n1 r2 gnd) nmos w=10u l=0.5u R1 (r1 gnd) resistor r=2k R2 (r2 gnd) resistor r=2k4. 解决方案二：共源共栅(Cascode)结构
对于要求更高PSR的应用，可采用Cascode结构改善低压性能：
结构特点：
- 增加电平移位NMOS管
- 形成局部反馈环路
- 显著提升输出阻抗
设计注意事项：
- 需要额外的偏置电压生成电路
- 版图面积增加约30%
- 需仔细考虑相位裕度
两种方案的取舍建议：
- 对成本敏感、中等精度需求 → 选择电阻辅助方案
- 高性能、低噪声应用 → 选择Cascode结构
- 超低压(<1.5V)设计 → 需结合衬底偏置技术
5. 验证与量产考量
完成电路修改后，必须进行全面的工艺角验证：
关键测试场景：
- ff工艺角，-40℃环境
- ss工艺角，85℃环境
- tt工艺角，27℃环境
量产保障措施：
- 建立蒙特卡洛分析模板
- 添加Process Monitor结构
- 设计Trim调整电路
注意：电阻辅助方案中，电阻的温度系数会影响最终TCV，建议进行温度系数补偿设计
