1. 项目效果与硬件选型
先给大家看看这个FPGA运动目标检测系统的实际效果。OV5640摄像头采集的视频流经过处理后，能在VGA显示器上实时显示带红色包围框的运动物体。我实测下来，在室内光照条件下，对于移动速度不超过2m/s的物体，检测延迟可以控制在33ms以内（相当于1帧的延迟）。
硬件选型方面，我用的核心器件是：
- FPGA开发板：Altera Cyclone IV EP4CE10F17C8（性价比高，1万LEs够用）
- 摄像头模块：OV5640（500万像素，支持RGB565输出）
- 存储器：32MB SDRAM（IS42S16320B，166MHz时钟）
- 显示接口：标准VGA（640x480@60Hz）
这里有个坑要特别注意：OV5640的像素时钟最高可达96MHz，但EP4CE10的PLL输出上限只有400MHz。我当时就栽在这里，后来通过降频到75MHz才稳定工作。建议大家在设计初期就做好时钟树规划。
2. 系统架构与数据流设计
整个系统的数据流就像工厂流水线：
- 摄像头采集RGB565数据（每秒30帧）
- SDRAM作为双端口缓存（乒乓操作）
- FPGA进行灰度转换→帧差计算→形态学处理
- 生成包围盒坐标
- 叠加显示到VGA
关键点在于SDRAM控制器设计。我采用的自定义双端口控制器架构如下：
module sdram_controller( input wire clk, input wire rst_n, // 端口A（写摄像头数据） input wire [15:0] wr_data_A, input wire wr_en_A, // 端口B（读处理数据） output wire [15:0] rd_data_B, input wire rd_en_B );实际测试时发现，如果读写地址间隔太近会导致冲突。我的解决方案是设置10个地址的缓冲区间，用状态机严格管控时序。
3. 帧差法硬件实现细节
3.1 RGB转灰度优化
原始公式Y=0.299R+0.587G+0.114B直接实现会占用大量DSP资源。我改进的定点数方案：
// 三级流水线设计 reg [15:0] mul_stage1; reg [15:0] add_stage2; always @(posedge clk) begin // 第一级：乘法 mul_stage1 <= (R<<8) + (G<<7) + (B<<2); // 第二级：加法 add_stage2 <= mul_stage1 + (G<<6) + (R<<1); // 第三级：右移8位 gray_out <= add_stage2[15:8]; end这样只用3个时钟周期就完成转换，资源占用减少62%。
3.2 差分处理实战技巧
帧差模块的核心代码：
// 动态阈值调整 reg [7:0] threshold = 15; always @(posedge motion_sensitivity) begin if(noise_level > 50) threshold <= threshold + 5; else if(noise_level < 10) threshold <= threshold - 3; end // 带符号差分 wire signed [8:0] diff = current_frame - prev_frame; assign motion_flag = (diff > threshold) || (-diff > threshold);实测发现，动态阈值能有效应对光照变化。我在代码里预留了UART接口，方便通过串口调试器实时调整参数。
4. 形态学滤波的硬件加速
4.1 行缓存设计妙招
3x3窗口需要缓存两行图像数据。我用Shift Register IP核实现：
shift_ram #( .WIDTH(8), .DEPTH(640) ) line_buffer ( .clock(clk), .shiftin(gray_data), .shiftout(line2_data) );但要注意：Vivado会自动将其映射为BRAM，如果深度设置不当会导致资源浪费。我的经验是深度设为"实际行宽+32"最省资源。
4.2 腐蚀膨胀的Verilog实现
先腐蚀后膨胀的开运算：
// 腐蚀判断 wire erosion = &{matrix_p11, matrix_p12, matrix_p13, matrix_p21, matrix_p22, matrix_p23, matrix_p31, matrix_p32, matrix_p33}; // 膨胀判断 wire dilation = |{buffered_window[0],buffered_window[1],buffered_window[2]};这里有个性能优化技巧：将3x3窗口判断改为流水线处理，吞吐量提升3倍。
5. 包围盒生成与显示叠加
5.1 坐标追踪算法
通过比较器实时更新边界：
always @(posedge clk) begin if(motion_flag) begin left <= (h_cnt < left) ? h_cnt : left; right <= (h_cnt > right) ? h_cnt : right; top <= (v_cnt < top) ? v_cnt : top; bottom <= (v_cnt > bottom) ? v_cnt : bottom; end end特别注意要对坐标值做饱和处理，防止超出VGA显示范围。
5.2 VGA叠加显示
在VGA控制器中加入边框绘制逻辑：
wire draw_box = (h_cnt>=left && h_cnt<=right && (v_cnt==top || v_cnt==bottom)) || (v_cnt>=top && v_cnt<=bottom && (h_cnt==left || h_cnt==right)); assign vga_rgb = draw_box ? 8'b11100000 : original_rgb;我用红色（RGB=11100000）作为边框颜色，实测在多种背景下都足够醒目。
6. 工程调试经验分享
踩过最深的坑是SDRAM时序问题。给大家几个实用建议：
- 用SignalTap II抓取实际读写时序波形
- 初始化后先做全地址写入/读取测试
- 在Quartus中设置False Path避开跨时钟域路径
资源占用情况（EP4CE10）：
- 逻辑单元：78%
- 存储器：43%
- DSP：6个（共15个）
如果改用EP4CE15，可以轻松实现720P处理。这个项目最让我自豪的是整套系统成本不到300元，却能达到商业级检测效果。
