原理图设计没问题，板子回来却跑不起来。信号完整性测试一做，振铃、反射、过冲一个不少。反复排查了一个月，最后发现根源在PCB布局——电源和地的走线太细，回流路径被人为阻断，高速信号根本找不到回家的路。
这种事，做硬件的大概都经历过。
PCB布局布线，看起来是把原理图上的连线变成实际导线的简单操作，实际上却是整个硬件产品成败的关键环节。布局布线做不好，信号质量差、EMI超标、产品不稳定这些问题会接踵而至。
这篇文章，结合多年实战经验，说说PCB布局布线里那些真正重要的东西。
一、布局基本原则
说起来，布局是整个PCB设计的第一步，也是最关键的一步。布局不好，后面再怎么努力布线都很难补救。
信号流向与模块分区是布局的第一原则。按数据流向排列芯片位置，从输入到输出依次布局，可以减少走线交叉，让信号走最短路径。数字区域、模拟区域、电源区域要分区隔离，避免相互干扰。热敏感器件要远离发热源，同时考虑散热通道在整个板面上的均匀分布。
晶振和时钟电路的布局要单独拿出来强调一下。这类器件是强辐射源，必须紧邻负载芯片放置，而且走线要短、直。晶振下方不要走任何信号线，周围留出完整的地铜皮做隔离。见过太多案例，晶振位置没放好，导致EMI测试怎么都过不了。
电源和地的规划也要在布局阶段确定。电源入口、主滤波电容、大电流路径上的器件，这些都要优先考虑位置。避免电源走绕远路，增加压降和噪声。
二、布线关键规则
布线规则说起来简单，做起来却处处是坑。这里聊几个最容易被忽略的点。
走线宽度与载流的关系，很多人只记住了经验公式——每安培电流对应10-15mil线宽。实际上这个数值跟铜厚、温升、板层都有关系。更准确的做法是用工具计算，或者查IPC-2221标准。还有个常见错误是电源和地的走线宽度没留余量，产品调试时发现压降过大，只能飞线补救。
信号间距与串扰的控制，并行走线长度越长、间距越小，串扰越严重。高速信号之间的间距至少保持走线宽度的3倍，敏感信号周围可以铺地隔离。跨分割区域的走线会产生阻抗不连续，反射和振铃问题随之而来，这点在高速信号上特别要避免。
布线时还有个容易被忽视的问题——回流路径。很多新手以为信号沿着导线走，实际电流是在信号线和对应的回流路径之间流动。对于低速信号，回流基本沿最近的地线返回；但高速信号的回流会紧贴着信号线分布，回流路径被人为隔断的话，信号质量会严重恶化。保持回流路径畅通，是高速设计的基本要求。
三、高速信号布线要点
高速信号布线的要求比普通信号严格得多，这里重点说三个关键点。
差分对布线，核心就两个字——等长。差分信号靠两路信号的差值传输数据，任何时间差都会导致误判。一般要求长度误差控制在5mil以内，耦合度要保持一致，间距忽大忽小是大忌。差分对要优先布线，优先规划走向，尽量走直线，拐弯时用45度而不要用直角。
蛇形走线是用来做等长匹配的，但用它需要谨慎。蛇形线的线间距要足够大，至少是走线宽度的3倍，不然会引入额外的串扰。高速差分对如USB、PCIe、DDR等，协议规范里对走线有明确要求，不能随意发挥。见过有人把蛇形走线用在普通信号上做装饰，其实完全没必要。
高速信号的跨分割问题特别要重视。走线穿过电源分割或者地平面缺口，回流路径被迫绕行，感抗增大，信号质量肯定受影响。如果实在避不开跨分割，可以在分割边界上加滤波电容，给回流一个就近返回的通道。
四、电源地平面设计
电源地平面是PCB的血管和神经网络，设计好坏直接影响整机性能。
去耦电容的布局，看似简单，其实讲究不少。电容要尽量靠近芯片电源引脚放置，走线要粗短，减少寄生电感。多个电容并联时，从芯片引脚往外，容值依次从小到大排列，因为小电容的引线电感更小，应该放在最靠近芯片的位置。现在的芯片越来越高密化，0402的电容装配难度不小，0201更考验焊接水平，封装选择要权衡好。
分割地平面的处理是数模混合电路的经典难题。分割确实可以隔离不同地之间的干扰，但如果处理不当，反而会把问题弄得更糟。分割线上的信号跨越要小心处理，在跨越处加滤波电容是常用的做法。分割后的地最终要连在一起，单点连接的位置要选在滤波器附近，而不是随便找个地方短接。
说起来，电源完整性和信号完整性其实是分不开的。电源分配网络的设计目标，是让每个芯片的电源引脚看到的阻抗足够低。芯片手册里的去耦要求要逐条满足，大电流路径上的走线要宽而短，大电流平面要完整。有时候调试遇到莫名其妙的噪声问题，查到最后发现就是电源平面不完整惹的祸。
五、常见踩坑案例
理论说再多，不如看几个真实案例。这里分享三个印象深刻的教训。
案例一：DDR3内存不稳定
项目调试阶段，DDR3读写总是出现随机错误。查了很久发现，数据线走线长度差超过100mil，而且有几根线跨过了相邻层的电源分割区域。重新规划布局，确保等长绕线全部在完整地平面上走，问题解决。
案例二：USB通信丢包
USB2.0高速模式丢包率居高不下，检查发现差分对长度差达到80mil，而且走线经过一个电源分割缺口。调整布线把长度差控制在10mil以内，绕过分割区域，丢包问题消失。
案例三：产品EMC超标
某产品认证测试时辐射超标，集中在200MHz到500MHz频段。追踪发现是一根时钟信号走线太长且没有包地处理，连接器附近的地平面也被挖掉了部分。优化方案是缩短走线、加包地、加强连接器处的接地，辐射值降低超过15dB。
六、实战避坑清单
最后总结一份实用的检查清单，供大家对照参考。
布局阶段检查项
模块分区是否清晰，数字、模拟、电源区域是否有效隔离
热设计是否考虑周全，热敏感器件位置是否合理
晶振下方是否走有信号线，周围地铜皮是否完整
大电流路径是否最短，电源入口位置是否合适
布线阶段检查项
高速信号是否优先布线，等长匹配是否满足要求
差分对长度差是否控制在5mil以内，间距是否一致
是否有走线跨越分割区域，回流路径是否完整
关键信号间距是否足够，是否有串扰风险
电源设计检查项
去耦电容是否紧邻芯片电源引脚，走线是否粗短
大电流电源和地走线是否足够宽裕
电源平面和地平面是否尽量完整
分割地平面的单点连接位置是否合理
一点心得：PCB布局布线没有标准答案，不同产品、不同芯片、不同速率要求，对应不同的设计策略。经验很重要，但更重要的是理解背后的原理。遇到问题多问几个为什么，比死记硬背规则有用得多。
