上周帮一个学员看他的48V转12V降压电源，板子打回来调试了半天，效率死活卡在84%。换了个更低Rds(on)的MOS管，加了昂贵的日系电容，折腾了一圈——还是那个数。他跟我说："师兄，这料都堆上了，怎么还不行？"我让他把板子发过来，看了一眼Layout，直接让他重新投板。没错，就是走线那点事儿。
说实话，开关电源的效率瓶颈，80%的情况真不在器件选型上，而在PCB布局布线。今天就把这几个年坑我踩过无数遍的走线细节扒一拉，给你说道说道。
第一坑：开关节点走成"环"了，开关损耗蹭蹭涨
什么叫开关节点？就是MOS管开着关着的那块地方，电压在那儿"跳"，电流在那儿"冲"。这东西切换的时候，环路越小越好。但我发现很多人画Layout的时候，这块走线绕来绕去，开关节点跟输入电容之间愣是走出一个大环路。
你自己算算，这个环路每边多了个3nH电感，开关频率100kHz，那点损耗就不得了。更要命的是，这环路就像个天线，EMC也废掉了。
说个具体数吧——我之前有个案子，开关节点走线大概多了8mm的死弯，换成下边那个图里的走法，效率从84%直接跳到88.5%。这可不是换器件，就是把线拉直了、环路缩小了的事儿。
开关电源PCB关键走线标注图：开关节点环路、功率地、滤波电容位置
记住这个原则：开关节点VIN到MOS，再从MOS到SW点，这段路径要最短、最粗、最直。输入电容要尽可能贴着MOS管，间距控制在5mm以内。这不是什么玄学，是基本的电磁学。
第二坑：功率地走成一团糟，地噪声吃掉了你的效率
功率地和信号地搅在一起，是开关电源Layout里的"经典车祸"。很多新手喜欢把功率地（就是那些大电流流过的地方）和信号地（采样、反馈这块）放在同一个平面上走，觉得"都是地嘛，连起来就好了"。
好家伙，等你测试的时候，输出噪声大得跟爬山似的，开关纹波也压不住。关键是什么呢——地噪声会通过采样电阻直接进入控制环路，等效于在反馈信号里加了一个干扰，严重的会导致振荡。
有个项目我印象特别深，板子回来测试效率只有82%，输出纹波也大。看了一上午，发现功率地和信号地在芯片底下那块就混在一块了。后来把芯片地、采样地单独铺出来，跟功率地只在一点连接，纹波降了一半，效率也回来了3个点。
实用技巧：芯片AGND和PGND要分开铺铜，最后单点连接。采样电阻的地要单独拉回芯片地，跟功率地隔离。功率地回流路径要最短，别让大电流绕远路。
第三坑：滤波电容摆得"随缘"，去耦效果约等于零
输入输出滤波电容怎么摆？很多同学觉得反正板子空间够，放哪都行，只要数量够了就行。
这个想法可就坑了。滤波电容要放在紧贴着芯片电源引脚，这不光是数量的问题，关键是要近。电容到芯片引脚的走线电感是影响去耦效果的头号杀手。你把电容放得远远的，走线又细又长，那这电容跟没放一样。
举个例，一个10uF陶瓷电容，ESR可能只有几个毫欧，但如果走线长了2mm，走线电感就有1-2nH。在开关频率上，这1nH的感抗比电容的容抗还大，这电容还有啥用？
正确做法：开关芯片输入端至少放一个10uF+一个100nF的组合，电容尽量贴近引脚。输出滤波电容同样道理，靠近开关节点。这两块电容是电源的"能量池"，距离远了，等于没放。
换个思路，效率能提升多少？
有些人遇到效率上不去，第一反应就是"换器件"。换个低Rds(on)的管子、加点好电容......说实话，这招在设计初期管用，等你板子回来了还卡着，那问题大概率在Layout上。
我对比过两种方案：
方案A：换更好的器件（低Rds(on) MOS + 低ESR电容），成本增加30%，效率从84%提到85.5%。
方案B：优化布局布线（按上面说的三条走线原则改），成本不变，效率从84%提升到90.2%。
你看，这就是差距。不是器件不行，是你layout没到位。
说到底，开关电源是个系统工程，但凡你能在布局布线这块做得好一点，效率提升几个点真不是难事儿。那些高端电源芯片手册里画的参考Layout，不是随便画的，那都是经过仿真和实测验证的。先照着画、用好器件，再谈后面的优化。
好了，三个坑都给你填了。如果还有啥具体的layout问题，可以评论区聊聊，看到都会回。
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