仿真阶段DDR带宽调试：专业方法学总结
DDR带宽调试的本质，是回答一个看似简单、实则极其深刻的问题：“在任何一个确切的tCK周期，DQ总线为什么没有在传输有效数据？”
将这个“为什么”精确地归因到特定的JEDEC协议约束或特定的RTL微架构行为，是专业调试的唯一目标。
- 带宽的本质与损失的必然性
理论峰值带宽是物理极限，公式极简：数据速率(Mbps) × DQ位宽。但它永远达不到。
带宽的“损失” 来自两个层面：
· 协议强制损失：JEDEC规范为保证数据可靠性，规定了tFAW、tRRD、tRFC、tWTR、tRTW等一系列强制等待时间。这些参数表现为硬件计数器溢出信号（如tfaw_over=1），直接阻塞命令发射，导致总线空闲。这是无法优化的物理天花板。
· 系统与微架构损失：即使协议允许，也可能因调度器“犹豫”（时序解除后未立刻发新命令）、地址映射不合理（频繁Bank冲突）、QoS/仲裁不当或FIFO反压而产生额外气泡。这是可以优化的空间。
因此，专业带宽分析的核心，就是对DQ总线上的每一个空闲气泡，进行逐周期、逐根因的精确归因。
- 分析框架：G-V-R因果模型
我们自主定义的G-V-R（Gold-Valid-Ready）红绿灯模型，是进行逐周期归因的核心框架。它直接映射到RTL硬件行为：
信号 硬件含义 根本原因（气泡产生时）
Gold 理论上的最优数据流 无硬件信号，仅供参照理想极限
Valid 控制器是否有待发命令 (cmd_valid) 0 → 上游没给够事务或FIFO反压
Ready 调度器是否允许发射 (sched_ready) 0 → 被JEDEC时序限制或调度策略阻塞
归因法则：当DQ总线空闲时，必然满足Valid=0（上游需求不足）或Ready=0 && Valid=1（被协议/策略阻塞）。对于后者，只需检查等待命令的类型（ACT/CAS/PRE）和对应时序溢出信号，即可精确定位到具体根因。
