告别“内存墙”：手把手解析台积电3nm SRAM存算一体芯片中的并行MAC与Flying-BL设计

突破内存墙：台积电3nm SRAM存算一体芯片的并行MAC与Flying-BL架构深度解析

在AI芯片设计领域，"内存墙"问题一直是制约性能提升的关键瓶颈。传统冯·诺依曼架构中，数据在存储单元和计算单元之间的频繁搬运导致高达90%的能耗浪费。台积电最新发布的3nm SRAM存算一体芯片，通过并行MAC架构和Flying-BL方案两大创新设计，实现了32.5TOPS/W的能效比和55.0TOPS/mm²的面效比，为边缘AI设备提供了突破性的解决方案。

1. 内存墙的本质与存算一体技术的演进

内存墙问题源于计算单元与存储单元之间的物理分离。当晶体管尺寸缩小到3nm节点时，数据搬运的能耗已远超计算本身。存算一体技术(CIM)通过将计算功能嵌入存储阵列，从根本上改变了这一局面。

1.1 从模拟CIM到数字CIM的技术跃迁

早期存算一体方案主要采用模拟计算方式：

• 电压/电流域计算：利用存储器单元的模拟特性进行乘加运算
• 高能效优势：单次操作可完成多位计算
• 精度限制：受工艺波动影响大，通常仅支持4-8bit精度

数字存算一体(DCIM)技术则保留了数字电路的精确性：

// 传统数字计算流程 Memory -> Data Bus -> ALU -> Result Bus -> Memory // DCIM计算流程 Memory_with_Compute -> Result

台积电3nm方案采用全数字设计，支持INT12×INT12高精度运算，同时通过6T-SRAM单元保持工艺兼容性。

1.2 工艺节点对存算性能的影响

表：台积电历代存算芯片关键指标对比

虽然3nm工艺的绝对数值看似降低，但其支持12位整数运算，实际计算效率提升达8倍。这得益于三大创新：

1. 并行MAC架构提升吞吐量
2. Flying-BL方案优化数据移动
3. 查找表(LUT)加速乘法运算

2. 并行MAC架构：突破串行计算瓶颈

传统存算芯片采用位串行计算方式，导致吞吐量受限。台积电的并行MAC设计实现了真正的数据流并行处理。

2.1 架构级并行设计

芯片采用分层计算结构：

[SRAM阵列] ↓ [权重分割] → 18个输入通道 × 4输出通道 ↓ [并行MAC引擎] → 同时处理4组权重×1组输入 ↓ [结果聚合]

这种设计使得单个周期内可完成：

• 3456位权重(12b×72In×4Out)
• 864位输入数据(12b×72In)的并行计算

关键提示：并行度选择基于功耗-性能平衡，4路并行在3nm工艺下达到最优PPA(功耗-性能-面积)指标

2.2 电路级实现细节

并行MAC的核心在于分布式计算单元设计：

1. 权重预加载：计算周期开始前将权重分布到各计算单元
2. 数据广播：输入数据通过全局网络同步传输
3. 局部累加：每个计算单元独立完成部分和计算
4. 结果归约：通过加法树结构汇总最终结果

与传统串行MAC对比：

表：不同MAC架构特性对比

3. Flying-BL方案：重新定义数据移动范式

位线(Bitline)操作在SRAM存算中占据主要能耗。Flying-BL技术通过创新性的信号传输方式，实现了能耗的大幅降低。

3.1 传统BL方案的局限性

常规SRAM读取流程：

1. 预充电位线至VDD
2. 字线(WL)开启
3. 存储单元放电其中一条位线
4. 感应放大器检测电压差

这一过程存在两大问题：

• 冗余功耗：每次读取都需要完整的预充-放电周期
• 速度瓶颈：位线电容限制访问速度

3.2 Flying-BL的工作原理

Flying-BL引入动态位线共享机制：

// 伪代码描述Flying-BL操作 if (BL_shared_between_macros) { preserve_BL_state(); transfer_charge_to_neighbor(); skip_precharge(); } else { normal_SRAM_operation(); }

具体实现特点：

• 电荷复用：相邻存储阵列间共享位线电荷
• 条件预充：仅在不连续访问时进行全预充
• 局部感应：采用分布式感应放大器网络

实测数据显示，该技术可降低35%的存储访问功耗，同时将有效带宽提升2倍。

4. 6T-SRAM单元的存算协同设计

台积电方案采用标准6T-SRAM单元实现存算功能，这对电路设计提出了极高要求。

4.1 存算一体SRAM的特殊考量

传统SRAM与存算SRAM设计差异：

表：SRAM设计重点变化

4.2 3nm工艺下的特殊优化

针对3nm FinFET工艺的特性调整：

1. 双Vt设计：关键路径用低Vt晶体管，存储节点用高Vt管
2. 不对称栅极：优化驱动与负载晶体管的W/L比
3. 局部互连：减少全局金属走线带来的寄生效应

芯片实测数据显示，在0.36V最低工作电压下，存储单元仍能保持10^-9的误码率，完全满足AI推理精度要求。

5. 实际应用与性能验证

该芯片已通过标准AI工作负载验证，展现出显著的能效优势。

5.1 基准测试结果

在ResNet-18推理任务中：

• 能效比：8.7TOPS/W @ INT8精度
• 吞吐量：142fps @ 300mW功耗
• 面积效率：较5nm方案提升3.2倍

5.2 边缘计算场景适配

芯片支持动态电压频率缩放(DVFS)：

电压范围：0.36V - 1.1V 频率范围：50MHz - 1.2GHz

这种宽范围调节能力使其可适配从智能传感器到AR眼镜的各种边缘设备。

在移动端视觉任务中，芯片表现出两大优势：

1. 瞬时响应：并行架构使单帧处理延迟低于2ms
2. 持续高效：Flying-BL技术使连续视频流处理功耗降低40%

6. 未来发展方向

虽然3nm存算芯片已取得突破，但仍有优化空间：

1. 3D集成：通过芯片堆叠进一步提升存储带宽
2. 混合精度：动态调整运算位宽平衡精度与能效
3. 新型存储器：探索MRAM等非易失存储的存算应用

在实际项目部署中，我们发现温度管理成为新的挑战。当环境温度超过85°C时，建议适当降低工作电压以保持稳定性，这需要通过芯片内置的温度传感器实现动态调节。