FPGA实战：手把手教你用Verilog实现I2C控制器读写EEPROM（附完整代码）

FPGA实战：从零构建I2C控制器读写EEPROM的完整指南

1. 项目背景与核心挑战

在嵌入式系统开发中，I2C总线因其简洁的两线制设计和多设备支持特性，成为连接传感器、存储器和外设的首选方案。但将理论协议转化为可靠的FPGA实现时，开发者常面临三大难题：

1. 时序精确性：I2C协议对时钟同步和数据稳定的严格要求
2. 状态管理复杂度：需要处理起始/停止条件、地址传输、数据读写等多种状态
3. 调试困难：双向数据线（SDA）的信号冲突难以捕捉

以常见的24LC256 EEPROM为例，典型操作场景包括：

• 写入配置参数（如设备校准数据）
• 读取历史记录（如传感器日志）
• 固件升级时的非易失性存储

// 典型EEPROM器件地址配置 parameter SLAVE_ADDR = 7'b1010_000; // 前4位固定为1010，后3位由硬件引脚决定

2. 硬件架构设计精要

2.1 系统级架构

采用分层设计提升模块复用性：

┌─────────────┐ ┌─────────────┐ ┌─────────────┐ │ 应用逻辑 │───▶│ I2C控制器 │───▶│ 物理接口 │ └─────────────┘ └─────────────┘ └─────────────┘ (CTRL模块) (Interface模块) (SCL/SDA)

2.2 时钟域处理关键

四倍频时钟策略的三大优势：

1. 在SCL的上升/下降沿中间点采样数据
2. 为状态转换提供充足的时间裕量
3. 简化跨时钟域同步设计

// 50MHz系统时钟生成100kHz I2C时钟（四倍频） localparam CLK_DIV = SYS_CLK_FREQ/(I2C_CLK*4) - 1; always @(posedge sys_clk) begin if(clk_cnt == CLK_DIV) begin i2c_drive_clk <= ~i2c_drive_clk; clk_cnt <= 0; end else begin clk_cnt <= clk_cnt + 1; end end

2.3 双向SDA接口实现

// 三态门实现方案 assign sda = sda_ctrl ? sda_out : 1'bz; assign sda_in = sda; // 输入缓冲

3. 状态机设计与实现细节

3.1 主状态机拓扑

采用Moore型状态机确保输出只与当前状态相关：

IDLE → START → SLAVE_ADDR → [ADDR_HIGH → ADDR_LOW] → WRITE_DATA / READ_DATA → STOP → IDLE

3.2 关键状态转移逻辑

always @(posedge i2c_drive_clk) begin case(current_state) IDLE: if(start) next_state = START; START: if(start_done) next_state = SLAVE_ADDR; SLAVE_ADDR: if(ack_received) next_state = (wr_rd) ? ADDR_HIGH : READ_DATA; // 其他状态转移... endcase end

3.3 时序控制技巧

每个I2C时钟周期划分为4个阶段：

1. Phase 0(cnt=0-1): SCL下降沿，准备数据
2. Phase 1(cnt=1-2): SCL低电平，稳定数据
3. Phase 2(cnt=2-3): SCL上升沿，采样数据
4. Phase 3(cnt=3-4): SCL高电平，保持数据

4. 实战调试与性能优化

4.1 仿真加速技巧

针对EEPROM的长延时特性，采用时间压缩技术：

// 测试平台时钟参数重定义 `ifdef SIMULATION parameter DELAY_CNT = 100; // 仿真时缩短等待周期 `else parameter DELAY_CNT = 500_000; // 实际500ms延时 `endif

4.2 ILA调试要点

配置触发条件捕获典型问题：

• 起始条件失败：触发SCL高电平期间的SDA下降沿
• ACK丢失：触发第9个时钟周期的高电平
• 数据冲突：同时监测sda_out和sda_in

4.3 性能优化策略

5. 完整代码解析

5.1 顶层模块接口设计

module i2c_eeprom_ctrl #( parameter SYS_CLK = 50_000_000, parameter I2C_FREQ = 100_000 )( input wire clk, input wire rst_n, inout wire sda, output wire scl, output reg [7:0] debug_data ); // 时钟生成、状态机、数据通路等实现... endmodule

5.2 核心状态机实现

always @(posedge i2c_drive_clk) begin case(phase_cnt) 0: begin // 准备阶段 scl <= 1'b1; sda_out <= next_bit; end 1: begin // 数据稳定 scl <= 1'b0; end 2: begin // 上升沿采样 scl <= 1'b1; if(rx_mode) shift_reg <= {shift_reg[6:0], sda_in}; end 3: begin // 保持阶段 if(bit_cnt == 8) begin sda_ctrl <= 1'b0; // 释放总线等待ACK end end endcase end

5.3 EEPROM特定操作序列

页写入流程：

1. 发送START + 器件地址(写)
2. 发送内存地址高字节
3. 发送内存地址低字节
4. 连续发送最多64字节数据
5. 发送STOP条件

task automatic page_write; input [15:0] addr; input [7:0] data[0:63]; begin start_condition(); transmit_byte({SLAVE_ADDR, 1'b0}); // 写模式 transmit_byte(addr[15:8]); // 地址高字节 transmit_byte(addr[7:0]); // 地址低字节 for(int i=0; i<64; i++) begin transmit_byte(data[i]); end stop_condition(); end endtask

6. 进阶应用场景

6.1 多主机仲裁实现

采用冲突检测算法：

1. 持续监测SDA线状态
2. 当发送数据与总线实际值不符时
3. 立即释放总线并进入等待状态

// 冲突检测逻辑 wire collision = (sda_out != sda_in) && (sda_ctrl == 1'b1); always @(posedge i2c_drive_clk) begin if(collision) begin state <= ARBITRATION_LOST; retry_counter <= retry_counter + 1; end end

6.2 错误恢复机制

建立重试协议栈：

1. 超时重试（300ms无响应）
2. CRC校验失败重传
3. 硬件复位恢复

7. 性能基准测试

在Xilinx Artix-7 FPGA上的实测数据：

8. 常见问题解决方案

问题1：SCL信号出现毛刺

• 检查点：时钟分频逻辑的复位状态
• 解决方案：添加时钟门控电路

// 改进的时钟生成 always @(posedge sys_clk) begin if(rst_n) begin if(clk_en) begin i2c_drive_clk <= ~i2c_drive_clk; end end else begin i2c_drive_clk <= 1'b0; end end

问题2：从设备无响应

• 排查步骤：
  1. 确认器件地址正确
  2. 检查上拉电阻值（通常4.7kΩ）
  3. 验证电源电压匹配

问题3：读写数据位反转

• 典型原因：时序违规导致采样点偏移
• 调试方法：ILA捕获SCL与SDA的相位关系

9. 扩展应用：构建I2C设备管理器

module i2c_manager #( parameter DEV_COUNT = 4 )( // ...接口定义 ); // 设备注册表 reg [6:0] dev_addr_table[0:DEV_COUNT-1]; reg [31:0] dev_capability[0:DEV_COUNT-1]; // 动态调度算法 always @(*) begin case(current_req) TEMP_SENSOR: begin target_addr = dev_addr_table[0]; clock_speed = 100_000; end EEPROM_OPS: begin target_addr = dev_addr_table[1]; clock_speed = 400_000; end // ...其他设备配置 endcase end endmodule

10. 最佳实践总结

1. 时钟设计：始终使用四倍频策略确保时序裕量

2. 状态机验证：绘制完整的状态转移图并标注所有条件

3. 测试覆盖：构建包含以下场景的测试用例：

   • 正常读写序列
   • 从设备无响应
   • 总线冲突恢复
   • 电源波动情况

4. 代码可维护性：

   • 使用`define定义状态编码
   • 添加详细的时序注释
   • 分离协议逻辑与业务逻辑

// 良好的注释示例 // Phase 1: SCL低电平期间准备数据 // 协议要求：t_HD_DAT > 0ns (数据保持时间) if(phase == 1) begin sda_out <= next_data_bit; bit_counter <= bit_counter + 1; end

实际项目中，建议先使用现成的I2C IP核验证硬件连接，再逐步替换为自主设计的控制器。在Xilinx Vivado环境中，可通过创建Marked Debug网络将内部信号引出至ILA，大幅提升调试效率。