Verilog SPI实战：手把手教你搭建一个可配置的寄存器组控制器（含完整仿真）-编程阁

Verilog SPI实战：从寄存器组控制器设计到全链路仿真验证

在数字IC和FPGA开发中，SPI（Serial Peripheral Interface）作为最常用的串行通信协议之一，其灵活性和高效性使其成为连接微控制器与各类外设的首选方案。本文将带您深入一个完整的工程实践：设计一个可配置的8位x16深度寄存器组控制器，并通过Verilog实现从SPI协议解析到功能验证的全流程。

1. 工程架构设计与核心模块划分

1.1 整体系统框图

我们的目标系统包含三个关键模块：

SPI主设备控制器：负责生成时钟信号、片选信号并处理数据收发
寄存器组(reg_array)：8位宽、16个存储单元的核心存储区域
SPI从设备控制器：实现协议转换与寄存器访问控制

// 顶层连接示意图 module top( input wire clk, // 系统时钟(100MHz) input wire rst_n, // 异步复位 // SPI物理接口 output wire sck, // 串行时钟 output wire mosi, // 主出从入 input wire miso, // 主入从出 output wire nss // 从设备选择(低有效) );

1.2 寄存器组设计规范

寄存器组的访问遵循特定时序规则：

地址空间：4位地址线可寻址16个寄存器
操作编码：
- 写操作：模式字段为4'b1111
- 读操作：模式字段为4'b0000
传输格式：
- 第一拍：{4位地址, 4位模式}
- 第二拍：8位数据

注意：所有数据传输采用MSB优先方式，与SPI协议常规实践保持一致

2. SPI从设备控制器实现细节

2.1 状态机设计与跳转逻辑

控制器核心是一个六状态有限状态机(FSM)：

localparam IDLE = 3'b000; // 等待片选激活 localparam S0 = 3'b001; // 接收命令字节 localparam S1_S2 = 3'b010; // 读操作状态 localparam S3_S4 = 3'b100; // 写操作状态

状态转移条件由以下信号决定：

nss：片选信号（低电平有效）
r_cnt：接收位计数器
data_in[3:0]：操作模式字段

2.2 关键时序处理

时钟域交叉处理特别重要，因为SPI时钟(sck)与系统时钟(clk)异步：

always @(posedge sck or negedge rst_n) begin if (!rst_n) begin receive_reg <= 8'h00; r_cnt <= 3'h0; end else if (!nss) begin receive_reg[r_cnt] <= mosi; // 逐位采样 r_cnt <= (r_cnt == 3'h7) ? 3'h0 : r_cnt + 1; end end

2.3 寄存器组接口信号

控制器需要生成以下控制信号：

enable：数据有效窗口信号
address：当前操作的寄存器地址
data_out：写入数据总线
done：读操作完成标志

3. 主设备控制器实现方案

3.1 可配置波特率生成

支持四种分频模式（基于100MHz系统时钟）：

分频系数	实际频率	适用场景
2	50MHz	板内高速通信
4	25MHz	常规外设
8	12.5MHz	长线传输
16	6.25MHz	高噪声环境

实现采用级联分频器设计：

always @(posedge clk or negedge rst_n) begin if (!rst_n) scaler_2 <= 1'b0; else scaler_2 <= !scaler_2; // 2分频 end always @(posedge scaler_2 or negedge rst_n) begin if (!rst_n) scaler_4 <= 1'b0; else scaler_4 <= !scaler_4; // 4分频 end

3.2 数据传输优化技巧

为实现流水线操作，采用双缓冲寄存器设计：

send_reg_1：存储当前正在发送的8位数据
send_reg_2：预存下一个字节的首位

这种设计可消除字节间的空闲周期，提升有效带宽约12%。

4. 仿真验证环境搭建

4.1 测试平台架构

完整的验证环境包含：

主设备行为模型
DUT（被测设计）
参考模型
自动检查器

`timescale 1ns/1ps module tb_spi_regbank(); reg clk_100m; reg rst_n; // 实例化DUT top dut(.*); // 生成时钟 initial begin clk_100m = 0; forever #5 clk_100m = ~clk_100m; end // 测试用例 initial begin initialize(); test_register_rw(); test_consecutive_access(); $finish; end endmodule

4.2 典型测试场景

寄存器读写测试流程：

主设备拉低nss信号
发送{地址, 4'hF}表示写操作
发送待写入数据
拉高nss完成写入
发送{相同地址, 4'h0}发起读操作
验证读回数据

task automatic test_register_rw; input [3:0] addr; input [7:0] wdata; begin // 写阶段 spi_send({addr, 4'hF}); // 写命令 spi_send(wdata); // 写数据 // 读阶段 spi_send({addr, 4'h0}); // 读命令 spi_recv(rdata); // 读数据 // 数据比对 if (rdata !== wdata) begin $error("Data mismatch! Addr:%h, W:%h, R:%h", addr, wdata, rdata); end end endtask

4.3 覆盖率收集策略

为确保验证完备性，需要监控：

功能覆盖率：所有寄存器地址、边界数据值
协议覆盖率：各种SPI时序模式组合
错误注入：异常复位、时钟抖动等场景

5. 工程优化与扩展方向

5.1 实际项目中的增强点

添加FIFO缓冲：解决主从设备速度不匹配问题
支持多从设备：通过nss信号扩展
增加看门狗：超时自动复位机制

5.2 性能优化技巧

时序收敛建议：

对sck信号进行适当的时钟约束
在跨时钟域信号上添加同步器
关键路径采用流水线设计

面积优化：

共享分频器资源
使用门控时钟降低动态功耗
优化状态机编码方式

在实际项目中验证该设计时，发现当SPI时钟超过40MHz时，建立时间余量不足。通过以下修改解决：

在MOSI路径上插入一级寄存器
优化布局约束，将SPI相关逻辑集中放置
调整输出驱动强度

这个案例展示了从理论设计到工程实现的完整闭环，每个数字IC工程师都应该掌握这种将协议规范转化为可靠电路的能力。

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