1. RISC-V机器模式中断处理入门
第一次接触RISC-V的中断处理时，我盯着那些CSR寄存器看了整整三天。作为嵌入式开发者，我们最常打交道的就是机器模式(M-mode)，这是RISC-V架构中权限最高的执行模式。在实际项目中，我遇到过这样一个场景：需要为自研的RTOS实现时钟中断驱动的任务调度，结果发现连最基本的中断向量表都配置不对。
关键CSR寄存器就像乐高积木的基础零件：
- mtvec：中断向量表基地址寄存器，相当于中断处理的"导航仪"
- mepc：异常程序计数器，记录着中断返回的"回家路线"
- mscratch：临时数据寄存区，我习惯用它保存当前任务上下文指针
配置中断处理的第一步是设置mtvec寄存器。这里有个坑我踩过：直接写C函数指针进去会导致跳转失败。正确做法是用汇编包装处理函数：
.section .text .global trap_entry trap_entry: # 保存上下文 csrrw t6, mscratch, t6 # 交换t6和mscratch # ...其他寄存器保存操作 j trap_handler # 跳转到C处理函数对应的C初始化代码应该这样写：
void trap_init() { extern void trap_entry(void); write_csr(mtvec, &trap_entry); // 设置中断入口 write_csr(mscratch, 0); // 初始化为空指针 }2. 中断处理全流程解析
当硬件中断发生时，RISC-V处理器的反应就像条件反射：
现场保护阶段：
- 当前PC值存入mepc
- 中断原因编码到mcause
- mstatus.MIE自动清零（关闭全局中断）
- PC跳转到mtvec指定地址
处理阶段： 在我的RTOS项目中，时钟中断处理函数需要做三件事：
- 更新mtimecmp（否则会连续触发中断）
- 执行任务调度
- 清除中断挂起标志
void timer_irq_handler() { // 设置下次中断时间（1ms后） uint64_t next_trigger = read_csr(mtime) + CPU_FREQ/1000; write_csr(mtimecmp, next_trigger); // 触发任务调度 schedule(); // 清除中断标志 clear_csr(mip, MIP_MTIP); }- 恢复阶段： 用mret指令返回时，硬件会自动：
- 从mepc恢复PC
- 恢复mstatus.MIE中断使能位
- 返回到原特权模式
3. 上下文切换的实战技巧
上下文切换就像舞台剧的换场，需要完美保存当前演员的状态。在RISC-V中，我们需要手动保存31个通用寄存器（x1-x31）和部分CSR寄存器。
上下文结构体设计很有讲究：
struct context { // 通用寄存器 uint32_t ra; uint32_t sp; // ...其他寄存器 uint32_t mstatus; uint32_t mepc; };保存上下文时有个性能优化点：mscratch寄存器相当于快速通道。我的做法是：
.macro reg_save base sw ra, 0(\base) sw sp, 4(\base) // ...保存其他寄存器 .endm .global switch_to switch_to: # 保存当前上下文到current->ctx csrrw a0, mscratch, a0 # 交换a0和mscratch reg_save a0 # 加载新任务的上下文 reg_restore a1 csrw mscratch, a1 ret在真实项目中，我发现这些细节特别重要：
- 浮点寄存器需要额外保存（如果有FPU）
- 中断嵌套时要维护好栈指针
- mstatus的MPP位决定返回后的特权模式
4. 混合编程的调试经验
结合C和汇编开发时，调试就像侦探破案。我总结了几条实用技巧：
调试工具链：
# 用OpenOCD调试时 riscv32-unknown-elf-gdb -ex "target remote :3333" \ -ex "load" \ -ex "b trap_entry" \ -ex "c"常见问题排查表：
| 现象 | 可能原因 | 解决方法 |
|---|---|---|
| 中断不触发 | mie未使能/mstatus.MIE关闭 | 检查中断使能位 |
| 双重错误 | mepc设置错误 | 确认异常返回地址 |
| 寄存器值错乱 | 上下文保存不完整 | 核对reg_save/restore宏 |
有个真实案例：在移植FreeRTOS到RISC-V时，任务切换后总是跑飞。最后发现是忘记保存mstatus寄存器，导致中断使能状态被破坏。加上这行代码后问题解决：
// 在上下文保存中添加 csrr t0, mstatus sw t0, 120(a0) # 假设mstatus在context偏移120处建议在开发初期就实现完善的日志系统：
void trap_debug(reg_t mcause) { uart_printf("Trap! Cause:0x%x EPC:0x%x\n", mcause, read_csr(mepc)); // 打印寄存器快照 dump_registers(); }通过这样的实战积累，我逐渐掌握了RISC-V中断处理的精髓。关键是要理解硬件自动完成的部分和软件需要负责的部分之间的界限。现在回头看那些调试到凌晨的日子，反而觉得是成长最快的阶段。
