i.MX 6 EIM与GPMI接口时序深度解析：从建立时间到高速NAND Flash配置

1. 项目概述与核心价值

在嵌入式系统，尤其是汽车电子这类对可靠性和实时性要求极高的领域，处理器与外部存储器的通信接口设计是硬件工程师和底层驱动开发者必须啃下的硬骨头。NXP的i.MX 6系列处理器，凭借其强大的多媒体处理能力和丰富的接口，在车载信息娱乐（IVI）、高级驾驶辅助系统（ADAS）等场景中应用广泛。其中，外部总线接口（EIM）和通用媒体接口（GPMI）是连接外部SRAM、NOR Flash、FPGA以及NAND Flash等设备的关键桥梁。

很多工程师拿到芯片手册，看到动辄几十页的时序图和参数表格，往往感到无从下手。手册里密密麻麻的WE1、WE2、NF1、NF2等参数代号，以及各种以时钟周期t为变量的计算公式，确实容易让人望而生畏。但究其本质，这些时序参数的核心目标只有一个：在正确的时刻，将正确的信号放到正确的电平上，并确保在下一个关键动作（如时钟沿）到来之前，信号有足够的时间稳定下来。这背后涉及的是数字电路最基础的建立时间（Setup Time）和保持时间（Hold Time）概念。

本文将以i.MX 6Solo/6DualLite处理器的官方数据手册（Rev. 9）为基础，为你彻底拆解EIM和GPMI接口的时序参数。我不会仅仅翻译手册，而是结合我多年调试这类总线的实际经验，告诉你每个参数背后的物理意义、如何根据你的硬件设计（如走线长度、负载电容）来计算和配置寄存器，以及在驱动开发中如何避开那些手册里没写但实际会遇到的“坑”。无论你是正在画原理图、做PCB布局的硬件工程师，还是负责编写或调试底层BSP、驱动程序的软件工程师，理解这些内容都将帮助你构建更稳定、性能更优的系统。

2. EIM接口时序深度解析

EIM（External Interface Module）是一个高度可配置的并行总线接口，支持同步和异步两种访问模式，可以连接多种异步存储器或类似总线的外设。它的时序配置相对复杂，但灵活性极高。

2.1 同步模式时序：与时钟共舞

同步模式是EIM最常用的高速模式，所有信号的跳变都与EIM_BCLK的上升沿同步。手册中的图13和表42是理解这一切的钥匙。

2.1.1 核心时钟参数：一切计时的基准

首先，我们必须理解几个最基础的参数，它们定义了总线时钟的基本特性：

• WE1 (EIM_BCLK Cycle time): 时钟周期t。这是所有其他时序计算的基石。手册指出，t是ACLK_EXSC时钟周期的最大值。EIM_BCLK的最大频率取决于延迟配置：固定延迟时为104 MHz，仅读可变延迟时为104 MHz，仅写可变延迟时为52 MHz。这意味着，如果你的设计需要较高的写带宽，必须谨慎选择可变延迟配置。
• WE2 (EIM_BCLK Low Level Width)与WE3 (EIM_BCLK High Level Width): 时钟低电平和高电平宽度。它们共同决定了时钟的占空比。在BCD=0时，高低电平时长均为0.4*t，这意味着一个近乎完美的50%占空比（0.4+0.4=0.8t，剩余0.2t为边沿时间）。随着BCD值增大，高低电平宽度等比例增加，但占空比始终保持50%。这里的一个关键细节是，手册脚注说明这些参数是在信号幅值的50%处测量的。这意味着在评估信号质量时，你需要确保时钟信号的上升/下降沿足够陡峭，以便在50%电平处有明确的时间点。

2.1.2 输出时序参数：处理器何时驱动信号？

输出时序参数描述了从EIM_BCLK上升沿到各个输出信号（地址、片选、写使能、数据等）有效或无效的时间关系。参数值通常表示为(N * t) ± margin的形式，其中N是BCD（Bus Cycle Delay）值的函数，margin是工艺、电压、温度（PVT）变化带来的余量。

以WE4 (Clock rise to address valid)为例，其公式为-0.5*t - 1.25ns (Min) 到-0.5*t + 1.75ns (Max)，当BCD=0时。

• 负值的意义：这是一个非常关键的点！负的建立时间（如-0.5t）意味着地址信号在时钟上升沿到来之前就已经有效了。换句话说，EIM_ADDRxx在时钟上升沿之前的0.5*t（减去一个余量）处就已经稳定。这确保了外部设备在时钟沿采样地址时，地址线已经有充足的建立时间。-1.25ns是最小值（即最早可能有效的时间），+1.75ns是最大值（即最晚必须有效的时间）。你需要在PCB设计时，保证地址信号从处理器引脚到存储器引脚的总延迟（包括飞行时间和缓冲延迟）不会使有效窗口偏离这个范围太多。
• BCD的影响：观察表格，当BCD从0增加到3时，WE4的公式从-0.5*t变为-2*t。这意味着BCD增加了地址有效的提前量。这在连接一些响应较慢的存储器时非常有用，你可以通过增加BCD值来“提前”发出地址，给存储器更长的地址解码时间。

类似地，WE16 (Clock rise to Output Data Valid)定义了写操作时，数据在时钟沿后多久在数据总线上有效。它的值也是负的（例如BCD=0时为-0.5*t），这意味着在写时钟沿，数据已经基本稳定。这对于确保外部设备能正确锁存数据至关重要。

2.1.3 输入时序参数：处理器何时采样信号？

输入时序主要关注EIM_WAIT_B和读操作时的Input Data。

• WE18 (Input Data setup time to Clock rise)与WE19 (Input Data hold time from Clock rise)：这是最经典的建立时间和保持时间要求。在BCD=0时，要求输入数据在时钟上升沿前至少2ns（WE18）就已稳定，并在时钟沿后至少保持2ns（WE19）。这里的一个重大陷阱是：WE18和WE19仅在BCD=0和1时有值，BCD=2和3时则为“—”。这意味着当你使用BCD=2或3时，EIM模块可能不支持同步模式的输入采样，或者需要采用特殊的操作模式。在设计读操作时序时，必须确认你的BCD配置是否兼容。
• WE20 与 WE21：是针对EIM_WAIT_B信号的建立和保持时间要求，与数据信号类似。EIM_WAIT_B用于插入等待状态，在访问低速设备时尤其重要。

2.1.4 同步访问实例图解

手册中的图15到图18用波形图直观展示了不同配置下的读写时序。例如，图15（WSC=1的同步读访问）清晰地标注了各个WE参数在波形上的对应位置。结合表42一起看，你可以精确地知道在时钟沿（EIM_BCLK上升沿）前后，每个信号应该在什么时间窗口内变化。

实操心得：如何配置同步时序寄存器？i.MX 6的EIM同步时序主要通过EIM_WCR（WSC, BCD等）、EIM_WIR等寄存器配置。计算参数时，你需要：

1. 确定t：根据你期望的EIM_BCLK频率（需小于最大允许频率）确定时钟周期t。例如，目标50MHz，则t=20ns。
2. 列出关键路径要求：找到你的外部器件数据手册中对建立/保持时间的要求。例如，某NOR Flash要求地址建立时间t_{AS} > 5ns，数据保持时间t_{DH} > 2ns。
3. 逆向计算与匹配：将你的t代入WE公式，计算出处理器提供的时序窗口。比如，计算WE4（地址有效时间）和WE5（地址无效时间），得到一个时间区间。确保这个区间能覆盖Flash要求的t_{AS}和t_{AH}，并留有足够的PCB延迟余量（通常建议20%-30%）。
4. 调整BCD/WSC：如果计算后发现不满足，优先调整BCD值。增加BCD会等比例地“拉长”所有时序（看公式中的N*t因子），但也会降低总线绝对速度。WSC（Wait State Control）则用于直接插入额外的等待周期，适用于对速度不敏感但时序非常紧张的设备。
5. 用示波器验证：配置完成后，务必用示波器测量关键信号（如EIM_CSx_B,EIM_OE_B, 地址线，数据线）相对于EIM_BCLK的实际时序。重点检查建立和保持时间是否满足器件要求，并观察信号完整性（过冲、振铃）。

2.2 异步模式时序：基于片选的握手

当连接非常低速或非标准设备时，同步时钟可能不适用，此时需要使用异步模式。异步模式的时序以片选信号EIM_CSx_B的有效为参考点，而不是全局时钟。

2.2.1 参数计算逻辑

表43是异步模式的核心。它与同步模式参数（WE4-WE21）以及EIM配置寄存器中的一系列控制字段（CSA, CSN, WEA, WEN等）相关联。 例如：

• WE31 (EIM_CSx_B valid to Address Valid)=WE4 - WE6 - CSA。这里WE4和WE6是同步参数，代表了从时钟沿到地址有效和片选有效的时间差。CSA是寄存器配置的“Chip Select Assertion”延迟。这个公式的物理意义是：在异步模式下，片选有效后，地址需要多久才有效。它是由内部同步时序引擎在生成信号时固有的延迟（WE4-WE6），减去一个可编程的延迟（CSA）后得到的。
• WE41 (EIM_CSx_B Valid to Output Data Valid)=WE16 - WE6 - WCSA。这定义了写操作时，从片选有效到数据有效的时间。

2.2.2 多路复用地址/数据模式

图20和图22展示了地址/数据线复用的异步访问模式。在这种模式下，同一组引脚先传输地址，后传输数据，可以节省引脚数量。此时，时序参数的计算会引入额外的变量，如ADVN（Address to Data Valid Negation）和ADVA（Address to Data Valid Assertion），用于控制地址有效窗口的宽度，确保在切换到数据输出前，地址已被外部器件锁存。

2.2.3 DTACK模式

图23和图24展示了DTACK（Data Acknowledge）模式。这是一种经典的异步握手方式，处理器在发出访问请求后，等待外部设备拉低EIM_DTACK_B信号作为应答，然后才结束本次访问。参数WE47和WE48定义了EIM_DTACK_B应答的时序要求。这种模式为连接响应时间不确定的慢速外设（如一些老式的ISA总线设备）提供了极大的灵活性。

注意事项：异步模式的设计挑战

1. 时序链依赖：异步模式的每个参数都依赖于多个同步参数和配置字段。修改任何一个寄存器位都可能产生连锁反应。建议使用NXP提供的配置工具或电子表格进行计算，避免手动计算错误。
2. 最大延迟参数：表43中的MAXCO,MAXCSO,MAXDI是芯片内部的固定传输延迟，分别代表地址/控制信号、片选信号、输入数据信号从触发器到引脚或从引脚到触发器的最大延迟。这些是保守的估计值，在计算最坏情况时序时必须加上。
3. 信号完整性要求更高：由于没有时钟沿来同步采样，异步总线对信号的质量（单调性、噪声容限）要求更高。糟糕的PCB布局导致的振铃或串扰，在异步模式下更容易引起误触发。

3. GPMI接口时序详解

GPMI（General-Purpose Media Interface）是i.MX 6系列专为连接NAND Flash设计的接口，支持从传统的异步模式到高速的ONFI源同步和三星Toggle模式。

3.1 异步模式（ONFI 1.0）：基础与校准

这是最经典的NAND Flash接口模式，速度通常在50MB/s以下。其时序由几个关键的寄存器控制：HW_GPMI_TIMING0中的ADDRESS_SETUP(AS)、DATA_SETUP(DS)、DATA_HOLD(DH)。

3.1.1 参数公式解读

表46列出了所有异步时序参数，它们都表示为(AS/DS/DH) × T ± offset的形式。

• T (GPMI Clock Cycle)：GPMI模块时钟周期。手册脚注指出T = tCK - 0.075ns，其中tCK是GPMI时钟周期，减去的是时钟最大峰峰值抖动的一半。这是一个非常重要的细节：在计算时，你必须使用最坏情况下的有效时钟周期，即T，而不是理想的tCK。
• AS, DS, DH：这三个寄存器值是你配置的核心。AS最小可为0，DS和DH最小为1。
• Offset（偏移量）：如tCLS公式中的-0.12，tCLH中的-0.72等。这些偏移量代表了芯片内部逻辑路径的固定延迟、缓冲延迟等。它们通常是负值，意味着GPMI控制器会“提前”或“延长”信号，以补偿内部延迟，从而在引脚上满足Flash器件的需求。

以**NF1 (tCLS)和NF2 (tCLH)**为例，它们定义了命令锁存使能信号NAND_CLE的建立和保持时间。

• tCLS = (AS + DS) × T - 0.12
• tCLH = DH × T - 0.72假设你配置AS=1, DS=3, DH=2，GPMI时钟为100MHz (tCK=10ns,T=9.925ns)。 那么：
• tCLS = (1+3)*9.925 - 0.12 ≈ 39.58ns
• tCLH = 2*9.925 - 0.72 ≈ 19.13ns这意味着，在NAND_WE_B的下降沿（锁存命令），NAND_CLE信号已经稳定了至少39.58ns（建立时间），并在下降沿后继续保持有效至少19.13ns（保持时间）。

3.1.2 EDO模式与非EDO模式

图28（非EDO）和图29（EDO）展示了读数据锁存的区别。

• 非EDO模式：NAND_RE_B信号由控制器产生，数据在NAND_RE_B的上升沿被Flash输出，控制器在NAND_RE_B的下降沿采样数据。参数NF16/NF17 (tDSR/tDHR) 定义了数据相对于NAND_RE_B下降沿的建立和保持时间。
• EDO模式：为了提速，EDO模式允许在NAND_RE_B仍为低电平时就输出下一个数据。控制器使用一个由内部DPLL产生的、延迟后的NAND_RE_B的上升沿来采样数据。延迟值由GPMI_CTRL1.RDN_DELAY寄存器控制。这是一个关键的可调参数，用于补偿PCB板上的走线延迟，使采样窗口对准数据稳定的中心。手册提到在50MT/s EDO模式下，典型值为0x8。

实操心得：GPMI异步时序调试

1. 从Flash数据手册出发：首先找到你使用的NAND Flash数据手册中的AC特性表，记下其要求的tCLS,tCLH,tALS,tALH,tWP,tDS,tDH,tREA,tRHOH等最小值/最大值。
2. 反向求解寄存器值：将GPMI的时序公式与Flash的要求进行匹配。例如，Flash要求tWP > 12ns，而GPMI的tWP = DS × T。已知T，即可解出DS需要满足的条件。通常需要解一组不等式，确保所有参数（NF1-NF17）都在Flash要求的范围内。
3. 重点关照读时序：写时序是控制器驱动的，相对容易满足。读时序（NF16/NF17）依赖于Flash的tREA（RE#访问时间）和PCB延迟。如果采样不稳定，首先检查RDN_DELAY的配置。可以用示波器同时测量NAND_RE_B和NAND_DATAxx，观察数据有效窗口是否覆盖了NAND_RE_B延迟后的采样边沿。
4. 利用NXP的mtd-utils测试：在Linux BSP中，配置好GPMI节点后，使用flash_erase和nandtest等工具进行全芯片读写测试，是验证时序稳定性的有效方法。如果出现大量比特错误，首先怀疑时序配置。

3.2 源同步模式（ONFI 2.x）：突破速度瓶颈

为了突破异步模式的速度限制，ONFI 2.x引入了源同步模式，使用NAND_DQS（数据选通）信号来同步数据传输，速度可达200MB/s。

3.2.1 关键信号与概念

• NAND_DQS：在写操作时由控制器发出，在读操作时由Flash发出。它与数据边沿对齐（写操作）或中心对齐（读操作），用于精确锁存数据。
• NAND_CLK：一个连续的时钟信号，用于同步命令和地址阶段。
• 命令/地址阶段：此时NAND_DQS为高阻态，命令和地址像异步模式一样，由NAND_WE_B锁存，但时序要求更紧（见NF20/NF21）。
• 数据阶段：NAND_DQS激活，每个NAND_DQS翻转沿（上升沿和下降沿）锁存一个数据，实现DDR（双倍数据速率）传输。

3.2.2 时序参数与延迟补偿

表47中的参数分为几类：

• 命令/地址时序：NF20/NF21，围绕NAND_CLK。
• 控制信号时序：NF18/NF19 (tCE,tCH)， NF25/NF26 (tCALS,tCALH)。
• 数据窗口时序：NF28/NF29（写数据建立/保持）， NF30/NF31（读数据建立/保持 skew）。
• 可配置延迟：tPRE(PRE_DELAY),tPOST(POST_DELAY),tCE(CE_DELAY)。这些寄存器用于微调NAND_DQS脉冲的前导和后导长度，以及片选访问时间。

最核心的挑战在于读数据采样。如图33所示，Flash输出的NAND_DQS和NAND_DQ之间存在偏移(tDQSQ)和保持时间(tQHS)。为了在数据眼图的中心采样，GPMI使用一个内部DLL对接收到的NAND_DQS进行延迟，产生一个采样时钟。延迟量由GPMI_READ_DDR_DLL_CTRL.SLV_DLY_TARGET控制。典型值0x7代表约1/4个时钟周期的延迟。如果PCB走线较长导致NAND_DQS相对NAND_DQ有较大延迟，就必须增大这个值来进行补偿。

3.3 三星Toggle模式：另一种高速选择

三星Toggle模式是另一种高速NAND接口协议，其命令/地址时序与异步模式相同，但数据读写时序采用类似DDR的源同步方式，使用NAND_RE_B/NAND_WE_B作为数据选通信号（在Toggle模式下，它们的行为类似于DQS）。

3.3.1 与源同步模式的异同

• 相同点：都采用DDR传输，都需要内部DLL（GPMI_READ_DDR_DLL_CTRL.SLV_DLY_TARGET）来补偿读数据采样延迟。
• 不同点：
  • 数据选通信号：Toggle模式复用NAND_RE_B（读）和NAND_WE_B（写）作为选通，而非独立的NAND_DQS。
  • 时序参数：写数据建立/保持时间（NF28/NF29）和读数据有效窗口参数（NF30/NF31tDQSQ/tQHS）的数值与源同步模式不同。
  • 寄存器控制：命令/地址阶段依然由AS/DS/DH（HW_GPMI_TIMING0）控制；数据阶段则可能涉及HW_GPMI_TIMING2中的CE_DELAY、PRE_DELAY、POST_DELAY等。

3.3.2 配置要点

配置Toggle模式时，需要“混合”配置：

1. 根据Flash的异步时序要求，配置HW_GPMI_TIMING0中的AS、DS、DH，以满足命令和地址的锁存。
2. 根据Flash的Toggle模式数据手册，配置HW_GPMI_TIMING2中的相关延迟参数，以满足高速数据阶段的时序。
3. 同样，通过调整SLV_DLY_TARGET来优化读数据采样点。

4. 时序计算、配置与调试实战

理解了原理和参数后，最终要落地到具体的配置和调试上。

4.1 系统性时序计算流程

1. 收集所有约束：

   • 处理器端：i.MX 6数据手册中的EIM/GPMI时序参数表（本文已解析）。
   • 器件端：外部存储器或Flash的数据手册中的AC时序特性表。
   • 板级端：估算PCB走线带来的延迟。对于关键信号（时钟、地址、数据选通），需要利用SI工具或根据经验公式（例如，FR4板材上约150ps/英寸）进行估算。还要考虑连接器、缓冲器的延迟。

2. 建立时序关系模型：

   • 画出一个简化的时序图，标明驱动端（处理器）和接收端（外部器件）。
   • 标出所有相关的延迟：处理器内部延迟（Tco）、PCB走线延迟（Tflight）、器件建立/保持时间要求（Tsu, Th）。
   • 对于同步接口，建立时间裕量公式为：裕量 = (时钟周期 + 时钟到输出延迟 + 飞行时间) - (建立时间要求 + 时钟偏移 + 抖动)。保持时间裕量公式为：裕量 = (输出保持时间 + 飞行时间) - (保持时间要求 + 时钟偏移)。必须保证裕量 > 0。

3. 逆向求解寄存器值：

   • 将处理器提供的时序参数（如WE4 =-0.5*t - 1.25）代入上述裕量公式。
   • 结合器件要求和板级延迟，解出满足所有条件的目标时钟周期t，以及可配置的BCD、WSC、AS、DS、DH等参数值。
   • 务必进行最坏情况分析：考虑处理器和器件在极端温度、电压下的最小/最大延迟，以及时钟抖动。

4.2 i.MX 6寄存器配置示例（以GPMI异步模式为例）

假设连接一颗美光MT29F4G08ABAEA NAND Flash，其部分关键时序要求如下：

• tCLS/tALS > 10ns
• tCLH/tALH > 5ns
• tWP > 12ns
• tDS > 7ns,tDH > 5ns
• tREA < 20ns(最大)

GPMI时钟配置为100MHz (tCK=10ns,T=9.925ns)。 我们尝试配置AS=1, DS=4, DH=3。

计算关键参数：

• tCLS = (1+4)*9.925 - 0.12 ≈ 49.5ns> 10ns (OK)
• tCLH = 3*9.925 - 0.72 ≈ 29.06ns> 5ns (OK)
• tWP = 4*9.925 = 39.7ns> 12ns (OK)
• tDS = 4*9.925 - 0.26 ≈ 39.44ns> 7ns (OK)
• tDH = 3*9.925 - 1.37 ≈ 28.41ns> 5ns (OK)
• tDSR (非EDO) = (DS*T -0.67) = (4*9.925 -0.67) ≈ 39.03ns。这代表GPMI采样前数据已稳定39ns，远小于Flash的tREA (20ns)，因此读数据建立时间裕量充足。

看起来配置可行。在驱动中，对应的寄存器配置可能如下（伪代码）：

// 假设基地址为 GPMI_BASE uint32_t *timing0_reg = (uint32_t *)(GPMI_BASE + GPMI_TIMING0_OFFSET); // 设置 ADDRESS_SETUP=1, DATA_SETUP=4, DATA_HOLD=3 // 寄存器字段位置需参考参考手册 *timing0_reg = (1 << ADDRESS_SETUP_SHIFT) | (4 << DATA_SETUP_SHIFT) | (3 << DATA_HOLD_SHIFT); // 配置GPMI_CTRL1，例如设置RDN_DELAY（如果需要EDO模式） uint32_t *ctrl1_reg = (uint32_t *)(GPMI_BASE + GPMI_CTRL1_OFFSET); *ctrl1_reg |= (0x8 << RDN_DELAY_SHIFT);

4.3 常见问题与调试技巧实录

问题1：系统不稳定，偶发性数据错误。

• 排查思路：
  • 电源与地：首先用示波器检查NAND Flash和处理器相关IO的电源纹波是否在规格内。地平面是否完整。
  • 信号完整性：使用示波器（最好带高带宽探头）观察EIM_BCLK、NAND_WE_B、NAND_RE_B、NAND_DQS以及数据线信号。检查是否存在严重的过冲、振铃或串扰。重点看信号在阈值电平附近的单调性。
  • 时序测量：测量关键的建立/保持时间是否满足器件要求。例如，测量NAND_WE_B下降沿到NAND_DATAxx稳定的时间（写数据建立时间），或NAND_RE_B下降沿前NAND_DATAxx是否稳定（读数据建立时间）。
  • 配置检查：确认配置的时序参数寄存器值是否与计算一致。检查时钟配置，确保GPMI或EIM的根时钟频率正确。

问题2：读操作正常，写操作失败。

• 排查思路：
  • 重点检查写时序：tWP（写脉冲宽度）、tDS/tDH（数据建立/保持时间）。可能是DATA_SETUP或DATA_HOLD配置过小。
  • 检查控制信号：确认NAND_WE_B、NAND_CLE、NAND_ALE在写命令和写数据阶段的时序是否符合Flash要求。有时NAND_CE_B的断言/释放时间（tCS,tCH）也可能影响写操作。
  • 上拉电阻：确认数据总线是否有正确的上拉电阻。开漏输出的总线需要上拉。

问题3：在高速模式（源同步/Toggle）下工作异常。

• 排查思路：
  • 等长与匹配：高速模式下，NAND_DQS（或Toggle的RE/WE）与NAND_DQ数据组的走线必须严格等长，阻抗匹配必须做好。使用PCB的SI仿真工具检查。
  • DLL延迟校准：这是最常见的问题。SLV_DLY_TARGET配置不当会导致采样点偏离数据眼图中心。许多SoC厂商会提供DLL校准程序（有时在BootROM中），或者需要在驱动中实现一个校准序列，通过扫描延迟值并寻找错误率最低的点来确定最佳设置。
  • 驱动强度：检查IO的驱动强度配置。高速下驱动太弱会导致边沿过缓，太强会导致过冲和振铃。通常需要根据实际波形调整。

问题4：EIM总线访问外部FPGA逻辑不稳定。

• 排查思路：
  • 异步时序兼容性：FPGA侧的逻辑采样时钟可能与EIM的EIM_BCLK不同步。确保FPGA使用EIM_BCLK来采样总线，或者使用完全异步的握手逻辑（如DTACK模式）。
  • 等待状态插入：如果FPGA逻辑响应慢，确保正确配置了EIM_WAIT_B信号，或者通过EIM的WSC字段插入足够的等待周期。
  • 总线竞争：在读写切换时，确保FPGA和处理器对数据总线的三态控制没有冲突。仔细检查EIM_OE_B和FPGA输出使能的时序。

调试这类高速接口，一台好的示波器（至少500MHz带宽，四通道以上）和逻辑分析仪是必不可少的。学会使用示波器的触发和测量功能（如建立/保持时间测量、眼图分析）能极大提升效率。最后，耐心和细致的文档记录（记录每一次配置更改和对应的测试结果）是解决复杂时序问题的终极法宝。