手把手教你用FPGA和Verilog实现一个可调频率相位的DDS信号发生器（附完整代码）-编程阁

FPGA实战：从零构建可调频相DDS信号发生器的完整指南

在数字信号处理领域，直接数字频率合成(DDS)技术因其高精度、快速切换和灵活配置的特点，已成为现代电子系统中的核心组件。本文将带您完整实现一个基于FPGA的可调频率和相位的DDS信号发生器，涵盖从理论推导到Verilog实现的全过程。

1. DDS核心原理与架构设计

DDS系统的核心在于通过数字方式构建波形，其精度和灵活性远超传统模拟电路。典型的DDS包含三个关键模块：相位累加器、相位调制器和波形查找表(ROM)。让我们深入分析每个模块的作用：

相位累加器是DDS的"心脏"，它在每个时钟周期将频率控制字(F_WORD)累加到相位寄存器中。数学关系可表示为：

相位累加值 = (前次累加值 + F_WORD) mod 2^N

其中N为相位累加器位宽，决定频率分辨率。

相位调制器则负责引入初始相位偏移，通过将相位控制字(P_WORD)与相位累加器的高位相加实现：

ROM地址 = (相位累加器[N-1:N-M] + P_WORD) mod 2^M

M为ROM地址位宽，通常12位对应4096个采样点。

波形ROM存储了一个周期波形的数字化样本。对于8位输出的正弦波，典型存储格式为：

// MATLAB生成.mif文件示例 for i = 0:4095 value = round(127.5 + 127.5*sin(2*pi*i/4096)); end

关键参数计算公式：

输出频率：f_out = (F_WORD × f_clk)/2^N
相位偏移：θ = (P_WORD × 2π)/2^M

2. 开发环境准备与工程搭建

2.1 硬件需求清单

Xilinx Artix-7系列开发板（如Basys3）
USB-Blaster编程器
示波器（用于波形观测）
可选：信号调理电路（如低通滤波器）

2.2 软件工具链

MATLAB R2021a+- 用于生成波形数据文件(.mif)
Vivado 2020.2- FPGA开发环境
Tera Term- 串口调试工具

2.3 工程目录结构

dds_project/ ├── src/ │ ├── dds_top.v # 顶层模块 │ ├── phase_accum.v # 相位累加器 │ ├── wave_rom.mif # 波形数据文件 ├── sim/ │ ├── tb_dds.v # 测试基准 └── constraints/ └── basys3.xdc # 引脚约束

3. Verilog核心模块实现

3.1 相位累加器设计

module phase_accum #( parameter N = 32 // 相位累加器位宽 )( input clk, input rst_n, input [N-1:0] freq_word, output reg [N-1:0] phase_acc ); always @(posedge clk or negedge rst_n) begin if (!rst_n) phase_acc <= 0; else phase_acc <= phase_acc + freq_word; end endmodule

3.2 带相位调制的ROM控制器

module rom_controller #( parameter M = 12 // ROM地址位宽 )( input clk, input rst_n, input [M-1:0] phase_word, input [31:0] phase_acc, // 来自相位累加器 output reg [M-1:0] rom_addr ); // 取相位累加器高M位并添加相位偏移 always @(posedge clk or negedge rst_n) begin if (!rst_n) rom_addr <= 0; else rom_addr <= phase_acc[31:32-M] + phase_word; end endmodule

3.3 多波形ROM配置

在Vivado中配置Block Memory Generator IP：

内存类型：单端口ROM
位宽：8位
深度：4096
初始化文件：wave_rom.mif

波形选择逻辑示例：

case(wave_sel) 2'b00: rom_data_out = sin_rom[rom_addr]; 2'b01: rom_data_out = square_rom[rom_addr]; 2'b10: rom_data_out = triangle_rom[rom_addr]; default: rom_data_out = 8'h00; endcase

4. MATLAB数据预处理

生成正弦波.mif文件的完整MATLAB代码：

depth = 4096; % ROM深度 width = 8; % 数据位宽 n_points = 0:depth-1; sin_wave = round(127.5 + 127.5*sin(2*pi*n_points/depth)); fid = fopen('sin_rom.mif', 'w'); fprintf(fid, 'DEPTH = %d;\n', depth); fprintf(fid, 'WIDTH = %d;\n', width); fprintf(fid, 'ADDRESS_RADIX = DEC;\n'); fprintf(fid, 'DATA_RADIX = DEC;\n'); fprintf(fid, 'CONTENT BEGIN\n'); for i = 1:depth fprintf(fid, '%d : %d;\n', i-1, sin_wave(i)); end fprintf(fid, 'END;\n'); fclose(fid);

其他波形生成技巧：

方波：square_wave = [ones(1,2048)*255, zeros(1,2048)];
三角波：triangle_wave = round(255*[0:2047]/2048, 255:-1:0]);

5. 系统集成与调试技巧

5.1 顶层模块接口设计

module dds_top #( parameter N = 32, parameter M = 12 )( input clk_50MHz, // 系统时钟 input rst_n, // 复位信号 input [N-1:0] freq_word, // 频率控制字 input [M-1:0] phase_word, // 相位控制字 input [1:0] wave_sel, // 波形选择 output [7:0] dac_out // 8位DAC输出 ); wire [N-1:0] phase_acc; wire [M-1:0] rom_addr; phase_accum #(.N(N)) u_phase_accum ( .clk(clk_50MHz), .rst_n(rst_n), .freq_word(freq_word), .phase_acc(phase_acc) ); rom_controller #(.M(M)) u_rom_ctrl ( .clk(clk_50MHz), .rst_n(rst_n), .phase_word(phase_word), .phase_acc(phase_acc), .rom_addr(rom_addr) ); wave_rom u_wave_rom ( .clk(clk_50MHz), .addr(rom_addr), .wave_sel(wave_sel), .dout(dac_out) ); endmodule

5.2 常见问题解决方案

问题1：输出波形阶梯明显

解决方法：在DAC后添加低通滤波器，截止频率设为最高输出频率的1.5倍

问题2：高频信号失真

检查相位累加器位宽是否足够（推荐≥32位）
验证时钟频率是否满足Nyquist定理（f_clk ≥ 2.5×f_out_max）

问题3：相位控制不精确

// 相位调制器优化代码 always @(posedge clk) begin phase_mod <= {phase_acc[31:24]} + phase_word; // 添加流水线寄存器提高时序性能 rom_addr <= phase_mod[11:0]; end

6. 性能优化进阶技巧

6.1 动态配置实现

通过UART接口实现实时参数调整：

module uart_controller ( input clk, input uart_rx, output reg [31:0] freq_set, output reg [11:0] phase_set, output reg [1:0] wave_set ); // 实现UART协议解析 always @(posedge clk) begin case(rx_state) 0: if (uart_rx == start_byte) rx_state <= 1; 1: freq_set[31:24] <= uart_rx; // ...其他字节接收逻辑 endcase end endmodule

6.2 多通道DDS实现

genvar i; generate for (i=0; i<4; i=i+1) begin: dds_channels phase_accum pa_inst ( .clk(clk), .rst_n(rst_n), .freq_word(freq_word[i]), .phase_acc(phase_acc[i]) ); // 其他模块实例化... end endgenerate

6.3 时序约束示例

# XDC约束文件关键内容 create_clock -period 20.000 -name clk [get_ports clk_50MHz] set_input_delay -clock clk 2.000 [get_ports freq_word[*]] set_output_delay -clock clk 3.000 [get_ports dac_out[*]] # 多周期路径约束 set_multicycle_path -setup 2 -from [get_pins phase_accum/phase_acc_reg[*]]