告别低效!用ADS仿真带你一步步搭建一个两路对称Doherty功放(含设计要点)
在射频功率放大器设计中,效率与线性度的平衡一直是工程师面临的重大挑战。随着通信系统对能效要求的不断提高,传统AB类功放已难以满足现代高PAR(峰均比)信号的放大需求。而Doherty架构凭借其独特的负载调制特性,成为5G基站、广播发射等场景下的首选方案。本文将基于Keysight ADS仿真平台,完整呈现两路对称Doherty功放的设计流程,重点解析阻抗变换、偏置优化等核心环节的工程实现技巧。
1. Doherty架构核心原理与设计指标
1.1 负载调制机制解析
Doherty功放的灵魂在于有源负载牵引技术。当系统工作在回退功率区时(通常为峰值功率的6dB回退点),通过Peak支路的关断使Carrier支路负载阻抗倍增,从而实现效率提升。这一过程涉及三个关键物理现象:
- 阻抗逆变特性:1/4波长传输线将合路点的高阻抗转换为功放管端的低阻抗
- 电流叠加原理:两路功放的输出电流在合路点矢量叠加
- 饱和效率保持:Carrier支路在回退点时仍维持电压饱和状态
典型两路对称Doherty的效率曲线呈现双峰特性,其理论效率值可表示为:
η = 78.5% @ Pout=Pmax (两路均饱和) η = 78.5% @ Pout=Pmax/4 (6dB回退点)1.2 关键设计参数定义
| 参数 | 典型值 | 影响因素 | 优化方向 |
|---|---|---|---|
| 回退点 | 6dB | 信号PAR特性 | 根据调制方式调整 |
| 阻抗变换比 | 2:1 | 功放管Ropt | 匹配网络设计 |
| 相位补偿 | 90° | 传输线长度 | 时延校准 |
| 偏置电压 | Class B/C | 效率/线性度权衡 | 动态偏置优化 |
注意:实际设计中需通过Load-Pull仿真确定功放管的最佳负载阻抗(Ropt),这是整个架构的基准参数。
2. ADS仿真环境搭建与器件选型
2.1 工程文件配置
新建ADS工程时建议采用以下目录结构:
Doherty_PA/ ├── schematics/ │ ├── main_amp.dsn │ ├── peak_amp.dsn │ └── combiner.dsn ├── data/ │ ├── loadpull/ │ └── s_parameters/ └── em/ └── layout.ads关键仿真控件配置:
HB1Tone[1]( Freq[1]=3.5GHz, Order[1]=7, Oversample[1]=4)2.2 功放管模型选择
推荐使用非线性行为模型进行初始设计:
- Cree CGH40010F(10W GaN HEMT)
- NXP MRF8P20160W(LDMOS)
- Wolfspeed CG2H40010(GaN on SiC)
模型导入示例:
FET_Model[1]( Model="CGH40010F_ADS", File="Cree/CGH40010F.lib")3. 核心电路模块实现
3.1 输入功分器设计
采用Lange耦合器实现3dB等分与90°相位差:
MLANG[1]( W=50um, L=1000um, S=20um, N=4)关键参数优化:
- 幅度平衡度 < 0.3dB
- 相位误差 < 5°
- 隔离度 > 20dB
3.2 阻抗变换网络
1/4波长微带线计算工具:
import numpy as np def calc_microstrip(er, h, Z0): w_h = (8*np.exp(Z0*np.sqrt(er+1.41)/87))/(np.exp(Z0*np.sqrt(er+1.41)/87)-2) w = w_h * h eff = (er+1)/2 + (er-1)/2/np.sqrt(1+12*h/w) lambda_g = 300/(freq*np.sqrt(eff)) return w, lambda_g/44. 系统级优化与验证
4.1 效率提升技巧
- 动态偏置调节:通过VARCTRL模块实现Carrier支路栅压随输入功率动态调整
- 谐波控制:在输出匹配网络中加入二次谐波短路点
- 包络跟踪:集成ET调制器优化供电效率
4.2 线性化方案对比
| 方法 | ACLR改善 | 复杂度 | 适用场景 |
|---|---|---|---|
| DPD | 15-20dB | 高 | 宽带系统 |
| 反馈 | 8-10dB | 中 | 窄带设备 |
| 前馈 | 25-30dB | 极高 | 广播发射 |
实测数据表明,采用GaN管件的Doherty功放在3.5GHz频段可实现:
- 饱和输出功率:43dBm
- 6dB回退效率:58%
- ACLR@5MHz偏移:-45dBc
在最后的版图设计阶段,需特别注意Carrier与Peak支路的走线对称性。某次实测案例显示,仅5ps的时延差异就会导致效率下降7%。建议采用电磁联合仿真(Co-Simulation)验证布局影响。