从IP集成到顶层测试：拆解Tessent EDT的External Flow完整配置流程
在复杂SoC设计中，可测试性设计(DFT)工程师常面临一个关键抉择：是将EDT(Embedded Deterministic Test)逻辑作为独立IP模块与核心逻辑分离(External Flow)，还是将其直接集成在核心网表内部(Internal Flow)。本文将从实际工程角度，深入剖析当选择External Flow方案时，如何高效完成从IP交付到顶层集成的全流程技术实现。
1. External Flow的技术定位与适用场景
External Flow的本质是将EDT逻辑作为独立于核心逻辑的硬件IP进行交付。这种架构下，核心网表仅需保持标准的扫描链结构，而所有压缩解压缩逻辑、时钟控制和测试接口都封装在外部EDT模块中。根据2023年行业调研数据显示，采用External Flow的芯片项目在以下场景具有显著优势：
- 硬核IP交付：当第三方IP供应商需要提供经过充分验证的硬核时，External Flow允许IP内部保持干净的扫描链结构，避免工具链依赖
- 混合工艺集成：EDT模块与核心逻辑可采用不同工艺节点，特别适合包含高速Serdes或模拟模块的异构芯片
- 迭代效率：核心逻辑的RTL变更不会影响EDT模块的物理实现，减少ECO工作量
注意：选择External Flow意味着顶层集成阶段需要处理额外的物理和时序约束，包括但不限于EDT与核心之间的布线拥塞、跨电压域信号同步等问题。
2. 从Internal到External的转换关键步骤
当接手一个已完成Internal Flow插入的网表时，将其转换为External Flow配置需要系统化的工程处理。以下是经过多个项目验证的最佳实践流程：
2.1 网表预处理与接口提取
首先需要使用Tessent Shell的extract_edt_logic命令分离EDT逻辑：
extract_edt_logic -internal_netlist design_internal.v \ -output_external design_external.v \ -edt_module edt_wrapper该操作会生成两个关键组件：
- 纯净核心网表：移除所有EDT相关逻辑，仅保留原始扫描链
- EDT封装模块：包含压缩器、解压缩器、时钟控制器及标准化测试接口
2.2 顶层I/O Pad的集成策略
External Flow要求测试接口信号必须连接到芯片顶层I/O。这需要特别注意：
- 信号类型映射表：
| 内部信号 | 顶层Pad类型 | 驱动强度要求 |
|---|---|---|
| edt_clock | 专用时钟Pad | >8mA |
| edt_update | 普通IO Pad | >4mA |
| edt_bypass | 普通IO Pad | >2mA |
| edt_channels | 高速IO Pad | 阻抗匹配 |
- 物理实现要点：
- EDT时钟Pad应尽量靠近模块放置
- 测试模式信号需添加适当的电平转换器
- 建议为每个EDT通道保留±10%的布线资源余量
3. 扫描链的继承与优化
在External Flow中，核心网表的扫描链结构需要与EDT模块重新适配。典型问题包括：
3.1 锁存单元(Lockup Cell)的智能继承
Tessent工具在Internal Flow中自动插入的Lockup Cell需要特殊处理：
import_lockup_cells -from_internal design_internal.sdf \ -to_external design_external.spef \ -strategy auto_placement该命令会：
- 识别原有Lockup Cell的位置约束
- 根据EDT模块的新位置自动计算最优放置方案
- 生成满足保持时间约束的布局建议
3.2 扫描链长度再平衡
由于EDT位置变化，需要重新优化链长分布：
rebalance_chains -max_skew 0.2ns \ -target_length 500 \ -exclude_cells MEMORY_*关键参数说明：
-max_skew：链间时钟偏差上限-target_length：理想扫描单元数量-exclude_cells：需要保持原样的特殊单元
4. Tessent Shell的ATPG配置精要
完成物理集成后，ATPG阶段需要特别注意这些配置差异：
4.1 测试模式约束的迁移
Internal Flow中的约束需要适配External架构：
translate_constraints -input internal_constraints.tcl \ -output external_constraints.tcl \ -mapping_file io_mapping.csv4.2 故障覆盖率验证
建议采用分步验证策略：
- 模块级验证：单独检查EDT逻辑的故障覆盖率
report_fault_coverage -modules edt_wrapper -level transistor - 接口验证：重点检查EDT与核心的接口逻辑
verify_edt_interface -connectivity full -timing setup_hold - 全芯片验证：最终覆盖率应达到99.5%以上
5. 实战中的经验与陷阱
在最近的一个7nm汽车芯片项目中，我们发现几个值得分享的实践经验：
时钟域交叉处理：当EDT时钟与核心时钟不同源时，必须添加同步器链。一个可行的配置是：
set_edt_clock_domain -clock edt_clk \ -sync_stages 3 \ -reset_sync yes功耗分析盲区：部分工具在External Flow下会低估测试模式功耗，建议手动检查热点区域：
check_power -scenarios {shift capture} \ -threshold 0.5mW/um \ -window 10nsECO处理技巧：如果后期需要调整EDT配置，可以使用Tessent的增量模式：
edt_incremental -base_session base.tessent \ -changes changes.tcl \ -output updated.tessent
在完成多个项目迭代后，我们发现External Flow虽然初期集成工作量较大，但对于需要长期维护的芯片平台，其架构优势会在产品生命周期中逐渐显现。特别是在需要支持多代工艺迁移或第三方IP集成的场景下，这种解耦设计能显著降低整体验证成本。
