时序逻辑电路中的状态机：从“为什么必须同步”讲起
你有没有遇到过这样的情况：
FPGA板子上，LED灯明明该常亮，却偶尔闪一下；
UART接收的数据总在某几位出错，但示波器上看信号干干净净；
仿真完全正确，一上板就跑飞，复位后有时进ERROR态再不回来……
这些不是玄学，也不是“芯片坏了”，而是状态机在悄悄告诉你：它没被真正理解。
很多工程师把FSM当成“写几个case语句+一堆if”的语法练习，却忽略了它本质是时序逻辑电路对时间、稳定性和因果关系的物理实现——而所有bug，几乎都源于对这三个词的轻慢。
状态机不是流程图，它是“被时钟拍打的触发器阵列”
先抛开教科书定义。我们直接看硬件：
一个三段式FSM，在综合后的网表里，实际长这样：
current_state→ 一组D触发器（比如3个FF，对应8种状态）next_state→ 一堆LUT（查找表），每个LUT输入是current_state[2:0]和cmd[1:0]，输出是next_state[2:0]的某一位led_out→ 又是一组LUT，输入同样是current_state，输出驱动LED
关键点来了：
- 所有D触发器的CLK端，连的是同一根全局时钟线（经过时钟树缓冲）；
- 它们的D端，接的是LUT的输出；
- 而这些LUT的输入，又来自其他触发器的Q端（即current_state）和外部引脚（cmd）。
这意味着：整个状态迁移过程，本质上是一次“采样-计算-锁存”的严格流水线。
不是“立刻跳转”，而是：
在时钟上升沿到来前，LUT必须把
next_state算出来，并稳定地送到所有D触发器的输入端；
上升沿一到，所有触发器同时“咔哒”一声，把此刻的next_state抄进自己体内，变成新的current_state；
下一拍，这个新状态又去驱动LUT，为再下一拍做准备。
这就是同步时序电路的铁律：没有“中间态”，没有“部分更新”，一切变化只发生在时钟边沿那一瞬。
一旦LUT计算太慢（路径延迟 > 时钟周期 - 建立时间），或者输入信号在边沿附近跳变（违反建立/保持时间），触发器就会进入亚稳态——它既不是0也不是1，而是在0和1之间震荡几十纳秒。这时，current_state可能短暂变成3'b101（非法码）
