)
一、vivado hls移除假性依赖
1.移除依赖的目标是打破不必要的数据约束，从而提升循环流水线
的并行效率。
2.设计中要区分真假依赖，如果是真的依赖，那么必须保留，如果
是真的依赖，那么就应该消除
3.在设计中要分析所有的依赖警告
4.RAW/WAR需要进行代码改造，使用零时变量，打破反依赖
5.使用dependence告诉hls工具，这个依赖是假的，请充分优化
6.对于for循环中的依赖，需要明确是 intra（迭代内） 还是 inter（迭代间） 依赖
二、吞吐量throughput优化
1.减少启动间隔II，降低Latency延时是提高throughput的办法
2.循环流水线优化；循环展开；循环合并
3.数组分区
4.数据流dataflow优化
5.使用FIFO
三、乒乓buffer
void ping_pong_example(int input_stream[1024], int output_stream[1024]) {
int buffer_A[512];
int buffer_B[512];
#pragma HLS ARRAY_PARTITION variable=buffer_A complete // 分区可提升并行度
#pragma HLS ARRAY_PARTITION variable=buffer_B complete
for (int block = 0; block < 2; block++) {
// 选择当前用于写入和读取的缓冲区
int *write_buf = (block % 2 == 0) ? buffer_A : buffer_B;
int *read_buf = (block % 2 == 0) ? buffer_B : buffer_A;
// 并行操作：填充一个缓冲区，同时处理另一个缓冲区
fill: for(int i = 0; i < 512; i++) {
#pragma HLS PIPELINE II=1
write_buf[i] = input_stream[block * 512 + i]; // 写入新数据块
}
process: for(int i = 0; i < 512; i++) {
#pragma HLS PIPELINE II=1
output_stream[block * 512 + i] = read_buf[i] * 2; // 读取并处理旧数据块
}
}
}
四、rtl黑盒设计
在Vivado/Vitis HLS中，RTL黑盒设计是一种将已存在的、已验证的RTL模块（以Verilog或VHDL编写）无缝集成到HLS高层综合流程中的方法。你可以把它理解为在C/C++代码中“调用”一个硬件模块
五、rtl黑盒在vivado hls中应用场景
复用现有RTL IP：集成公司内部成熟的、经过硅验证的专用IP核（如加密模块、复杂DSP核）。
使用第三方IP：集成供应商提供的、只有网表或RTL代码的IP。
实现HLS难以描述的功能：实现某些HLS语法支持不佳或无法直接描述的低级硬件时序控制。
性能/面积优化：对于某些关键路径，手工优化的RTL可能比HLS综合出的逻辑更高效。
