芯片制造全流程

一、硅片、晶圆、芯片

0.单晶硅

(1)单晶硅纯度

1.光伏级单晶硅纯度：99.9999%。大陆产能占全球90%
2.半导体级单晶硅纯度：99.999999999%。大陆产能仅占全球5%

(2)市场规模

1.硅片市场规模：112亿美元
2.芯片市场规模：4000亿美元
3.电脑、手机、汽车等各类电子产品市场规模：16800亿美元

1.硅片 (Raw Silicon Wafer)

1.硅片是光秃秃的晶圆

2.硅片的全球供应：
(1)日本的信越化工(Shin-Etsu)，占比33%
(2)日本的盛高集团 (Sumco)，占比25%
(3)中国台湾地区的环球晶圆 (Global Wafers)，占比17%
(4)德国的Siltronic，占比13%
(5)韩国的SK Siltron，占比12%

2.晶圆 (Wafer)、晶圆厂(Fab)

硅片经过光刻、外延、刻蚀等一系列操作之后，变成包含有数百枚芯片的成熟晶圆.

晶圆越大，单片晶圆产出的芯片更多，硅片边缘处的残损芯片(edge die)占比更少。

3.晶粒(Die)、芯片 (Chip)、芯片设计公司(Fabless)

晶圆再经过切割、封装，就成了一个个独立的芯片

wafer(晶圆)，切割(Dicing)后称为Die(晶粒)，封装(Packaging)后称为Chip(芯片)

4.SoC与Chiplet

(1)SoC (System on Chip，片上系统)

在 Chiplet 流行之前，行业的主流是 SoC(System on Chip，片上系统)，也就是“单片集成”。

旧模式(SoC)： 就像“做满汉全席”。CPU、显卡、内存控制器、USB接口等所有功能，都必须画在同一张完整的、巨大的 Die 上。

遇到的问题：
1.太贵了： Die 的面积越大，制造难度呈指数级上升。只要大 Die 上有一个微小的灰尘或坏点，整块昂贵的大 Die 就报废了（良率低）。
2.浪费资源： CPU 核心可能需要最先进的 3nm 工艺，但 USB 接口或音频模块用 14nm 就足够了。如果在 SoC 模式下，为了配合 CPU，你被迫用昂贵的 3nm 工艺去制造那些不需要高性能的 USB 模块，这不仅浪费钱，还很“奢侈”。

(2)Chiplet(先进封装)

Chiplet 就是把原来必须做在一整块大 Die 上的功能，拆分成几个小的 Die，然后像搭积木一样把它们拼在一个 Chip 里。

一个Chip里两个或多个Die的情况：
1.MCM (Multi-Chip Module)： 这是较早期的做法。比如早期的 Intel 酷睿四核处理器，其实是把两个双核的 Die 并在了一起，“胶水粘在一起”变成了四核。
2.真正的 Chiplet 设计： 比如 AMD 的 Ryzen 处理器 或 苹果的 M1/M2 Ultra。
以 苹果 M1 Ultra 为例：它实际上是把 两块 M1 Max 的 Die，通过中间的一座“桥”（互连层）拼起来的。
结果： 性能直接翻倍，但良率比直接造一块超大 Die 要高得多。

总结：Die 是单个的功能单元（积木块）。Chiplet 是一种设计理念，即“把大 Die 拆成小 Die 再拼起来”。

现在，华为、AMD、Intel、台积电都在疯狂竞争这个领域，因为光刻机造 Die 的精度（如 3nm, 2nm）快到物理极限了，只能靠“拼积木”的技术（Chiplet/先进封装）来继续提升性能。

二、封装技术

1.2.5D封装

硅中介层 (Interposer)。Die 之间不直接对话，而是通过底下一层布满细密线路的“硅基底”进行超高速通信。

2.3D封装

TSV (硅通孔)。在硅片上打穿数千个微孔并填充金属，像电梯一样垂直贯穿所有 Die。

(1)HBM (High Bandwidth Memory，高带宽内存)

HBM 的构造完美展示了 3D 封装的三个关键动作：
1.垂直堆叠（Vertical Stacking）： HBM 将 8 层或 12 层 DRAM 晶粒像煎饼一样叠起来，极大地节省了横向面积。
2.垂直通孔（TSV）： 这是联系两者的纽带。HBM 内部有数万根垂直贯穿的金属柱，这就是 3D 封装最核心的“电梯”技术。
3.异质集成： HBM 的最底层通常是一个逻辑控制 Die，上面叠的是存储 Die。这种把不同功能的 Die 叠在一起的能力，正是 3D 封装的强项。

三、SOC与die

1.SOC由单die变为多die原因

传统的SOC放在一个die上。随着SOC的功能越来越复杂，SOC面积越来越大，造成了制造大面积die的良率降低。
于是现代SOC就变成了2个die。

2.SOC变为多die的优势

(1)生产良率提高了
(2)不同的die可以灵活选取不同nm工艺
(3)不同模块的die可单独快速迭代

3.多die SOC的劣势

1.互连延迟：die间通信比die内慢3-5倍
2.功耗开销：互连电路消耗额外功耗
3.设计复杂度：需要全新的EDA工具和验证方法
4.测试难度：需要多级测试策略（单die测试 + 系统级测试）

4.不同die的互联标准协议

1.UCIe（Universal Chiplet Interconnect Express）：行业标准 【Chiplet必须使用UCIe】
2.Infinity Fabric（AMD）：高速die间通信
3.EMIB（Intel）：嵌入式多芯片互连桥

传统单die SoC：
[CPU+GPU+I/O] 全部用同一种工艺（比如5nm）
现代多die SoC：
[CPU Die] ← 3nm（性能优先）
[GPU Die] ← 4nm（平衡性能/功耗）
[I/O Die] ← 7nm（成本优先，模拟电路友好）
[缓存Die] ← 22nm（大容量SRAM，成本低）

单die：

┌─────────────────────────┐ │ 单一Die SoC │ │ ┌─────┐ ┌─────┐ ┌─────┐│ │ │ CPU │ │ GPU │ │ 内存││ │ │核心 │ │核心 │ │控制 ││ │ └─────┘ └─────┘ └─────┘│ │ ┌─────┐ ┌─────┐ ┌─────┐│ │ │ I/O │ │ DSP │ │ AI ││ │ │ 控制│ │单元 │ │加速 ││ │ └─────┘ └─────┘ └─────┘│ └─────────────────────────┘

双die：

┌─────────────────────────────────┐ │ 多Die SoC封装 │ │ ┌─────────┐ ┌─────────┐ │ │ │ CPU Die │───▶│ I/O Die │ │ │ │(8核心)│◀───│(内存/PCIe)│ │ │ └─────────┘ └─────────┘ │ │ ┌─────────┐ ┌─────────┐ │ │ │ GPU Die │───▶│ 缓存Die │ │ │ │(AI加速)│◀───│(大容量)│ │ │ └─────────┘ └─────────┘ │ │ 高速互连总线(EMIB/UCIe)│ └─────────────────────────────────┘