1. PIM-FW：突破内存墙的全对最短路径加速方案
在路由规划、物流优化和社交网络分析等领域，全对最短路径（All-Pairs Shortest Paths, APSP）算法扮演着关键角色。传统Floyd-Warshall算法虽然简洁优雅，但其O(N³)的时间复杂度和频繁的数据移动使其在常规CPU/GPU架构上遭遇严重性能瓶颈。以8192个节点的图为例，在NVIDIA A100 GPU上执行需要近3小时，能耗高达数千焦耳——这主要源于数据在处理器与内存间的反复搬运。
内存计算（Processing-In-Memory, PIM）技术为解决这一困境提供了新思路。其核心理念是将计算单元直接嵌入内存层级，从根本上减少数据移动。PIM-FW正是基于这一理念的突破性设计，通过创新的硬件软件协同方案，在HBM3内存中实现了Floyd-Warshall算法的高效加速。
关键突破：PIM-FW采用混合计算模型，将95%的min-plus操作放在内存bank内处理（纯PIM），仅将5%的全局规约操作交由通道级处理单元（近内存计算）。这种任务划分使数据移动能耗降低至传统GPU方案的0.03%。
2. 技术架构深度解析
2.1 混合计算模型设计
PIM-FW的硬件架构基于HBM3内存堆栈，其创新性体现在层次化处理单元设计：
Bank PE (BPE)：每个DRAM bank集成16个位串行处理单元，专为min-plus操作优化。这些微型计算单元直接嵌入存储阵列，可在数据被读取到行缓冲器时立即执行计算。BPE采用精简设计：
// 简化的BPE数据通路 module BPE ( input [31:0] D_ij, D_ik, D_kj, output [31:0] D_new ); wire [31:0] sum = BitSerialAdder(D_ik, D_kj); assign D_new = (D_ij < sum) ? D_ij : sum; endmodule这种设计仅增加1.2%的芯片面积，却使每个bank获得16路并行计算能力。
Channel PE (CPE)：位于HBM3通道控制器的共享处理单元，负责跨bank-group的全局规约。相比BPE，CPE具备更宽的通信接口（1024位TSV总线），可在5-10周期内完成通道级最小值查找。
2.2 数据映射与调度策略
为充分发挥硬件并行性，PIM-FW采用创新的交错式分块映射策略：
- 矩阵分块：将N×N距离矩阵划分为B×B的块（B=256），通过哈希函数
bank_group_id = (i×M + j) mod (C×G)分布到32个bank-group - 依赖管理：算法执行分为三个阶段：
- Phase 1：独立更新对角块（pivot块）
- Phase 2：并行更新pivot行/列（依赖Phase1结果）
- Phase 3：波前更新剩余块（依赖Phase2结果）
图1展示了这种数据流调度策略如何通过HBM3的宽接口实现高效广播。在Phase3中，多个通道可同时处理不同块，每个通道内部256个BPE并行计算，形成"粗粒度通道并行+细粒度BPE并行"的双层加速。
| 优化策略 | 性能提升 | 能耗降低 |
|---|---|---|
| 基础GPU实现 | 1× | 1× |
| 分块映射 | 3.2× | 2.1× |
| 混合PIM架构 | 5.8× | 152× |
| 完整PIM-FW方案 | 18.7× | 3200× |
2.3 关键电路设计细节
BPE的核心创新在于其位串行计算架构，完美适配DRAM的物理特性：
- 位串行加法器：通过32个周期逐位计算D_ik + D_kj，大幅节省面积（仅需1位全加器）
- 最小值选择：复用加法器进行逐位比较，当某一位确定大小关系时可提前终止
- 原位更新：计算结果直接写回行缓冲器，避免额外的数据传输
这种设计使BPE的面积仅为传统32位ALU的8%，却能处理相同位宽的操作。实测显示，对于8192节点图，99.2%的计算周期都消耗在BPE的min-plus操作上。
3. 实现与优化技巧
3.1 内存访问模式优化
传统GPU实现面临的主要瓶颈是内存访问的随机性。PIM-FW通过以下技术实现优化：
- Bank级并行：将关联性强的数据块映射到不同bank-group，避免访问冲突
- 行缓冲器重用：单个DRAM行激活后，在其有效期内（约30ns）完成所有相关计算
- 批处理命令：将多个PIM操作编码为扩展内存指令，减少控制开销
实测数据显示，这些优化使DRAM行缓冲器利用率达到78%，相比GPU的12%有显著提升。
3.2 精度与性能权衡
在路由等实际应用中，路径距离通常不需要全32位精度。PIM-FW支持可配置精度：
- 动态位宽控制：根据应用需求设置16/24/32位模式
- 早期终止：当高位已能确定最小值时，跳过低位计算
表2比较了不同精度下的性能表现：
| 位宽 | 计算周期 | 能耗 | 相对误差 |
|---|---|---|---|
| 32位 | 1.00× | 1.00× | 0% |
| 24位 | 0.76× | 0.68× | <0.1% |
| 16位 | 0.52× | 0.41× | 1.2% |
3.3 实际部署考量
在真实系统集成时需注意：
- 热管理：虽然PIM-FW能效优异，但高密度计算仍会导致内存温度上升。建议：
- 在HBM3散热方案中增加温度传感器
- 当温度超过85℃时动态降低刷新率
- 错误恢复：采用SECDED ECC保护关键数据路径
- 异构编程：通过标准API（如OpenCL）暴露PIM功能，示例调用：
clEnqueuePIMTask(cmd_queue, kernel, ND_range, BPE_config, num_events, event_list);
4. 性能评估与对比
4.1 实验设置
基于Ramulator2周期精确模拟器构建测试平台：
- HBM3配置：8通道，4层堆叠，每通道4 bank-group
- 对比基线：NVIDIA A100（40GB HBM2e）
- 测试数据集：SNAP社交网络（5,242节点）、OpenStreetMap路网（8,192节点）
4.2 加速效果分析
图2展示了PIM-FW与GPU方案的性能对比。在8,192节点图上：
- 吞吐量：PIM-FW完成时间592秒，相比A100的11,097秒实现18.7倍加速
- 能效比：DRAM能耗从216kJ降至67J，达3200倍提升
- 面积开销：新增PIM逻辑仅占芯片面积的0.8%，其中CPE占76%，BPE阵列占24%
特别值得注意的是，即使与预计的下一代H100 GPU相比，PIM-FW仍保持4.2倍的性能优势，证明其架构的前瞻性。
4.3 扩展性研究
通过调整BPE数量和通道规模，我们评估了架构的扩展性：
- BPE并行度：当每bank-group的BPE从256降至128时，性能下降31%，证明当前配置已达最佳性价比点
- 通道扩展：从8通道增至32通道，性能线性提升至7.9倍，显示良好的可扩展性
- 更大规模图：通过分块计算支持超过8,192节点的图，虽然需要额外数据交换，但仍保持10倍以上加速
5. 应用场景与未来方向
PIM-FW技术已在多个领域展现价值：
- 实时交通路由：某导航平台采用后，全局路径规划延迟从分钟级降至秒级
- 物流网络优化：处理5,000个配送点的最优路径计算，能耗降低两个数量级
- 基因组学：加速基因相似性矩阵计算，使全基因组分析提速15倍
未来演进方向包括：
- 支持稀疏矩阵的混合计算模式
- 集成更多图算法原语（如PageRank）
- 探索3D堆叠存储器的近存计算潜力
这种硬件软件协同设计范式，为突破内存墙提供了可复用的技术框架。我们正将核心思想扩展到其他动态规划算法，初步结果显示在矩阵链乘法上同样获得10倍以上的加速。
