目录
1.DDR
1.1 DDR设计规范概览
1.2 DDR PCB Layout要求
1.3 设计审批流程
1.4 常见错误以及防范
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2.PCIE
2.1 PCI‑e 设计规范概要
2.2 PCI‑e PCB 布局与走线细则
1.DDR
1.1 DDR设计规范概览
* 信号电平与终端
DDR I/O采用SSTL/HSTL/CMOS等标准电平，在没有使用ODT的场景下，需要在信号端添加单端或者差分端电阻(单端为50Ω±10% 差分端为100Ω±10%)；
靠近IC的VREF引脚放置1%精度的分压电阻、去耦电容，保证VREF稳定；* 阻抗控制
单端信号（地址、控制、数据）目标阻抗50 Ω ± 10 %（DDR4/DDR5 可放宽至 40 Ω ± 10 %）
差分对（DQS、CK）目标阻抗100 Ω ± 10 %（LPDDR5 为 80‑90 Ω ± 10 %）* 参考平面要求
DDR信号层需要紧邻完整的参考层平面(GND或者VDD)，禁止跨越电源平面分割区，防止阻抗突变；* 走线间距
相邻信号间距用3W走线，不同组信号可以5W，用来抑制串扰；* 布局拓扑
常见拓扑有 点对点、T‑型、菊花链、Fly‑by 等。Fly‑by 拓扑对 地址/控制线的等长要求更严格（±50 mil），而数据/ DQS 组的等长误差要求更紧（±10 mil）
1.2 DDR PCB Layout要求
* 元件放置
DDR芯片需要靠近内存控制器(CPU/MCU)，用于减小走线长度；
所有VDD、VDDQ、VREF、VTT去耦电容都要靠近对应引脚，DDR区域下方需要有完整地平面；* 层叠结构
板子层数建议≥6层，信号层与相邻完整的参考平面交替排列；对于高速DDR，内层走线优先，外层用在出入口，因为内层介质厚度更均匀；
* 走线层次与分层
数据组：同一 Byte‑Lane 的 8 根 DQ、对应 DQS、DM 同层走线，保持 等长误差 ≤ ±10 mil（DDR4）或 ≤ ±5 mil（DDR5）
地址/控制/时钟组：同样要求 等长匹配，误差可放宽至 ±50 mil（DDR4）或 ±40 mil（LPDDR5）
换层与过孔：换层时 每根信号至少 3‑4 个盲/埋孔，并在每层 通过 via‑stitching 与参考平面相连，以保证回流路径连续；
* 差分对走线
CK‑P/CK‑N、DQS‑P/DQS‑N 必须 差分走线，保持 线宽‑间距匹配，差分阻抗控制在 100 Ω ± 10 %
包地：在 DQS 差分对两侧加 地线或地平面（间距 ≤ 10 mil），进一步抑制串扰；
* 长度匹配
数据组：每 8 根 DQ 与对应 DQS 必须 等长，误差 ≤ ±10 mil（DDR4）或 ≤ ±5 mil（DDR5）
地址/控制/时钟：整体等长误差 ≤ ±50 mil（DDR4）或 ≤ ±40 mil（LPDDR5）。
跨层差异：若同一信号跨层，每层的等长误差累计不超过总误差上限，并在每层 保持相同的走线宽度与间距；
* 串扰抑制
3 W/5 W 原则：同组信号间距 ≥ 3 W，组间信号间距 ≥ 5 W。
避免长平行走线：不同组信号 并行长度不超过 500 mil，超过时应交叉或使用 地线隔离；
保持距离：时钟线（CK）与其他信号的最小间距 ≥ 5 W，防止时钟噪声耦合；
* 电源与去耦布局
VDD、VDDQ、VTT 电源走线宽度 ≥ 20 mil，并在关键节点 多打 via（≥ 3），形成低阻抗电源平面；
去耦电容 必须 贴近电源引脚，并在 每层均布 小容量（0.1 µF）与大容量（10 µF）组合，以覆盖宽频段噪声。
* Keep-out区域
DDR 区域 禁止放置高速射频元件、功率器件或大面积金属块，保持 约 40 mil 的安全边界，以免产生不必要的耦合；
* 验证与仿真
完成布局后，使用 信号完整性（SI）仿真 检查阻抗、时延、串扰；对关键对（CK、DQS）进行 时序仿真，确保 setup/hold 余量符合 JEDEC 规范。
1.3 设计审批流程
* DDR 芯片与控制器距离 ≤ 10 mm（视具体封装而定）
* 所有 DDR 信号层紧邻完整的 GND/Power 参考平面，无分割
* 单端阻抗 50 Ω ± 10 %，差分阻抗 100 Ω ± 10 %（LPDDR5 为 80‑90 Ω）
* DQ/DQS/DM 同组同层、等长，误差 ≤ ±10 mil（DDR4）/≤ ±5 mil（DDR5）
* 地址/控制/时钟等长误差 ≤ ±50 mil（DDR4）/≤ ±40 mil（LPDDR5）
* 线宽‑间距满足3 W/5 W原则，时钟线与其他信号间距 ≥ 5 W
* 每根信号至少 3‑4 个 via‑stitch与参考平面相连，保持回流路径连续
* VREF、VTT、VDDQ 去耦电容贴近对应引脚，并在 DDR 区域下方形成完整地平面
* 关键差分对（CK、DQS）采用包地或地线屏蔽，间距 ≤ 10 mil
* DDR 区域Keep‑out：禁止放置功率器件、射频模块，保持 ≥ 40 mil 边界
1.4 常见错误以及防范
| 常见错误 | 影响 | 防范措施 |
|---|---|---|
| 跨层走线未保持参考平面连续 | 阻抗突变、信号反射 | 确保每层都有完整的 GND/Power 平面，使用 via‑stitch 加强连接 |
| DQS 与 CK 长度不匹配 | 时序错误、数据错误 | 使用长度匹配工具，误差控制在 ±10 mil（DDR4）或更严 |
| 数据线间距不足（< 3 W） | 串扰增大、误码率提升 | 按 3 W/5 W 原则布线，必要时使用地线隔离 |
| VREF 去耦电容放置过远 | VREF 噪声、信号抖动 | 电容贴近 VREF 引脚，使用 1 % 精度分压电阻 |
| 电源走线宽度不足 | 电压降大、供电噪声 | 电源走线宽度 ≥ 20 mil，关键点多打 via |
2.PCIE
2.1PCI‑e 设计规范概要
| 项目 | 关键要求 |
|---|---|
| 速率与代数 | Gen 1 = 2.5 GT/s、Gen 2 = 5 GT/s、Gen 3 = 8 GT/s、Gen 4 = 16 GT/s、Gen 5 = 32 GT/s。不同代数对应的走线长度上限不同（Gen 1/2 ≤ 21 in，Gen 3 ≤ 14 in，插槽侧 ≤ 9 in） |
| 差分阻抗 | TX/RX/REFCLK 差分阻抗 100 Ω ± 10 %（部分高速代数可放宽至 85 Ω ± 10 %） |
| 单端阻抗 | 50 Ω ± 15 %（微带/带状） |
| 长度匹配 | 同一对差分线长度差 ≤ 0.15 mm（部分文档给出 ≤ 5 mil）、≤ 0.7 mm（RM500Q 手册） |
| 过孔数量 | TX 对最多 2 个过孔，RX 对最多 4 个过孔；每对信号跨层时需在 150 mil 范围内放置 1‑3 个地/电源过孔作回流路径 |
| 参考平面 | 必须保持连续的 GND（或 PWR+10 nF 贴片电容）参考层，避免分割或空隙 |
| 端接电容 | 每根差分对在 TX 端放置 AC 耦合电容（典型 0.1 µF），在 RX 端亦需对称放置 |
| 串扰抑制 | 采用3 W（走线宽度的 3 倍）间距规则，差分对间距 ≥ 20 mil，避免平行走线超过 5 mm |
| 走线角度 | 转弯角度 ≥ 135°，禁止 90° 直角；尽量使用弧形或斜线 |
| 材料与损耗 | 低损耗介质（Dk ≈ 4.2 ± 0.2），厚度 ≤ 1 mm，保证插槽侧阻抗误差 ≤ ±10 % |
| 时钟/参考信号 | REFCLK 必须走差分线，阻抗同 TX/RX，长度匹配误差 ≤ 0.15 mm，且不跨越电源/射频区 |
2.2 PCI‑e PCB 布局与走线细则
* 层叠结构
推荐 4‑层或以上结构：顶层信号层、内部参考层（GND/PWR）交替排列，保证每条高速走线都有紧邻的参考平面。
* 走线宽度/间距
依据目标阻抗选取线宽（如 90 Ω 差分微带在 1.0 mm 板厚下约 8 mil），间距保持 2‑3 倍线宽以满足 3 W 规则。
* 长度匹配与对称
使用自动匹配或手动微调，使每对差分线长度差 ≤ 0.15 mm（或 ≤ 5 mil），并在换层点前后保持相同走线路径。
* 过孔与换层
每对差分线最多 2（TX）/4（RX）个过孔；过孔直径 ≤ 0.3 mm，建议使用盲孔/埋孔以降低寄生电感；过孔附近放置 1‑3 个地/电源过孔形成回流路径。
* 参考平面完整性
禁止在高速走线下方出现分割的 GND/PWR 区域；若必须跨分割，需在 150 mil 范围内布置补偿过孔或金属填充。
* 与其他信号的隔离
PCIe 走线应远离射频、音频、晶振及大电流电源走线，保持至少 5 mm（约 200 mil）间距，防止耦合噪声。
* 走线走向
优先采用直线或宽角弧形，避免长段平行走线导致串扰；若必须平行，保持 ≥ 3 W 间距并在中间加入接地过孔。
* 电源完整性
在 PCIe TX/RX 端放置对称的 AC 耦合电容（0.1 µF ~ 1 µF），并在电源层布置足够的去耦电容（10 nF ~ 100 nF）以抑制电源噪声。
* 仿真与验证
在布局完成后进行 信号完整性（SI） 仿真：眼图、回波损耗、时延匹配；必要时进行 时钟抖动预算 与 功率完整性（PI） 分析，确保满足代数对应的误码率（BER）要求
