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最近在折腾FPGA和DSP的联合开发，发现这俩兄弟的协同工作真是让人又爱又恨。特别是SRIO通信这块，高速数据传输和协议协商的坑踩得我够呛。今天就把实战中总结的套路和代码片段整理出来，顺便聊聊硬件配置那些事儿。
硬件配置永远是项目启动的第一道坎。记得第一次给DSP芯片上电时，手抖得跟帕金森似的。现在用Verilog搞电源时序控制已经轻车熟路了：
// DSP电源使能序列 always @(posedge clk) begin case(pwr_state) 0: begin // 核心电压1.0V pwr_en <= 8'b0000_0001; if(pwr_ready) pwr_state <= 1; end 1: begin // IO电压1.8V pwr_en <= 8'b0000_0011; if(pwr_ready) pwr_state <= 2; end // ...其他电压域依次上电 endcase end这段状态机实现了DSP的多电压域顺序上电，特别要注意不同电压域的间隔时间参数，硬件手册里标注的500μs延迟千万别偷工减料。上个月有个项目因为省了延迟等待，结果DSP启动后寄存器配置全乱套，排查了三天才定位到是电源问题。
说到SRIO通信，最头疼的莫过于链路训练。分享个实用的链路检测代码：
// SRIO链路状态监测 wire [3:0] lane_sync; reg [31:0] err_counter; always @(posedge srio_clk) begin if(&lane_sync) begin // 所有通道同步成功 if(srio_pkt_err) err_counter <= err_counter + 1; end else begin // 触发重训练逻辑 srio_retrain <= 1'b1; end end这个监测模块会在链路失步时自动触发重训练。有个坑要注意：重训练期间必须暂停DSP端的数据发送，有次忘记做流控直接导致FPGA端FIFO溢出，数据丢得亲妈都不认识。
图像处理部分用到了实时滤波，这里有个实用的中值滤波模板：
// 3x3中值滤波流水线 reg [7:0] window[8:0]; always @(posedge pixel_clk) begin // 窗口移位寄存器 window[0] <= window[1]; window[1] <= window[2]; window[3] <= window[4]; window[4] <= window[5]; window[6] <= window[7]; window[7] <= window[8]; window[8] <= new_pixel; // 冒泡排序逻辑 for(int i=0; i<4; i++) begin // 部分排序即可获取中值 if(window[i] > window[i+1]) begin temp = window[i]; window[i] = window[i+1]; window[i+1] = temp; end end median_out <= window[4]; // 取第五个元素作为中值 end这个实现用了巧妙的流水线结构，在资源占用和时序表现上取得了平衡。实测在150MHz时钟下处理1080P视频流毫无压力，比DSP软件实现快了近20倍。
最后说说CameraLink和LVDS的转换问题。用IOBUF实现电平转换时，特别注意时钟相位：
// LVDS转CameraLink差分驱动 OBUFDS #( .IOSTANDARD("LVDS_25"), .SLEW("SLOW") ) clk_buf ( .I(camlink_clk), .O(camlink_clk_p), .OB(camlink_clk_n) );这里的关键是SLEW参数设置，过快的摆率会导致信号振铃。有次手贱改成FAST模式，结果图像出现周期性噪点，用示波器抓波形才发现时钟信号过冲严重。
开发过程中最深刻的体会就是：硬件配置无小事，通信协议要留痕。每个关键节点最好都加上状态寄存器，像这样：
// 全局状态寄存器 reg [63:0] sys_status; always_comb begin sys_status[3:0] = pwr_state; sys_status[7:4] = srio_link_status; sys_status[15:8] = ddr3_calib_done; sys_status[63:32] = err_counter; end通过JTAG读取这个寄存器，现场调试效率直接翻倍。毕竟当系统挂掉的时候，能快速定位问题模块才是王道。
