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一、Vivado 2025.2
1.1 Versal QoR 增强功能
1.2 支持 SystemVerilog 接口
1.3 易用性提升
1.4 使用模块引用在块设计内添加 NoC XPM
二、版本功能特性
2.1 器件支持
2.2 综合与实现
2.3 IP 增强功能
2.4 易用性提升
2.5 Dynamic Function eXchange (DFX)
2.6 调试和仿真
一、Vivado 2025.2
AMD在2025年11月20日在官网上传了Vivado 2025.2版本，版本的主要亮点如下
1.1 Versal QoR 增强功能
- 更短的物理优化 (PhysOpt) 编译时间
- 支持全局或模块级优化控制，更新了重定时
- 为高扇出网络实现基于 SLR 和 VNoC 列的 BUFG_FABRIC 复制
1.2 支持 SystemVerilog 接口
简化了 SV 实例之间的 AXI 连接，并支持为所有 AMD IP 和 BD 自动创建和管理包装器
1.3 易用性提升
- 对 SLR 交汇报告进行了更新和改进，以便更好地进行 QoR 分析
- 提供新的 ECO 合法化检查器用于 DRC 检查，并支持 ECO 布局器中的时序驱动模式
- 在 Vivado Hardware Manager 中新增了用于实现分段配置的选项，支持直接编程和间接（闪存）编程流程
1.4 使用模块引用在块设计内添加 NoC XPM
支持使用模块引用在顶层块设计 (BD) 中添加 RTL 和 NoC XPM
二、版本功能特性
2.1 器件支持
支持的新器件如下：
- 第二代 Versal AI Edge 系列：XC2VE3504、XC2VE3558、XC2VE3804、XC2VE3858
- 第二代 Versal Prime 系列：XC2VM3558、XC2VM3858
2.2 综合与实现
- 更短的物理优化 (PhysOpt) 编译时间
- 支持全局或模块级优化控制，更新了重定时
- 支持使用模块引用在顶层块设计 (BD) 中添加 RTL 和 NoC XPM
- 简化了 SV 实例之间的 AXI 连接，并支持为所有 AMD IP 和 BD 自动创建和管理包装器
- 为高扇出网络实现基于 SLR 和 VNoC 列的 BUFG_FABRIC 复制
- 改进了独占 pblock 属性设置的消息传送
2.3 IP 增强功能
- 通过 STRATEGY 参数，为 AXI Switch 和 AXI SmartConnect IP 提供一种新的超小面积模式
- 在 PS Wizard IP 中提供了新的模块框图和泳道视图，适用于第二代 Versal Prime 系列和第二代 Versal AI Edge 系列
2.4 易用性提升
- 新增了 SLR 交汇报告，并在现有的时序报告中加入了新的 SLR 交汇选项，以便更好地进行 QoR 分析
- 提供新的 ECO 合法化检查器用于 DRC 检查，并支持 ECO 布局器中的时序驱动模式
- 在 Vivado Hardware Manager 中新增了用于实现分段配置的选项，支持直接编程和间接（闪存）编程流程
2.5 Dynamic Function eXchange (DFX)
- 在现有的 get_dfx_footprint 命令中新增了一个名为 is_reconfigurable 的开关，用于查找不可重配置的模块
- 在可重配置的 pblock 上新增了一个只读“IS_DFX”属性
2.6 调试和仿真
- 扩展了对 VHDL 2019 仿真构造的语言支持，例如端口声明中的引用端口元素、规范化组件声明、枚举类型的属性、范围表达式 -- ‘范围’记录、‘范围’值、从初始值推断子类型、根据上下文推断函数返回的子类型、接口列表末尾的可选分号。
