半加器的两种Verilog建模：不是“怎么写”，而是“为什么这样写”
你有没有在仿真波形里盯着sum信号跳变，却说不清它到底经过了哪一级门？
有没有被综合报告里那条“Critical Path: 0.87 ns (XOR → AND)”吓一跳——可你的代码里根本没写XOR和AND？
或者更糟：在FPGA上跑通了功能，量产芯片却在高温下进位延迟超标，而你连该去查哪一级逻辑都无从下手？
这些问题，源头不在时序约束写得不够狠，也不在工艺库选错了角（corner），而在于——你写的那几行Verilog，到底是在告诉工具“我要什么”，还是在指挥它“怎么搭”？
半加器，这个教科书第一页就出现的电路，从来就不是为了教你“1+1=2”。它是数字设计世界的第一道分水岭：一边是行为抽象的河流，奔涌着算法直觉与快速迭代；另一边是结构具象的山脊，矗立着物理限制与可控边界。而真正决定项目成败的，往往不是站在哪一边，而是能否在两者之间自由切换、精准落子。
真值表背后藏着两套世界观
先抛开代码，回到最原始的定义：
| A | B | Sum | Carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
数学上，这不过是两个布尔函数：
Sum = A ⊕ B，Carry = A · B
但请注意：这个等式本身，已经暗含了第一层建模选择——它默认你接受“⊕”和“·”是可直接实现的原子操作。可现实中的硅片上，并没有一个叫“XOR”的物理器件等着你调用；它要么是4个MOS管构成的传输门结构，要么是6个NAND门拼出来的组合树，甚至在某些低功耗库中，它被刻意拆解为~(A&B) & ~(~A&~B)来平衡翻转率。
