从与门到神经元：在FPGA上用逻辑门“手搓”一个多层感知机
你有没有想过，一个能识别数字的神经网络，其实可以完全由“与门、或门、非门”这些最基础的数字电路搭出来？听起来像极客的玩具实验——但恰恰是这种“从零造车”的过程，能让你真正看透AI硬件的底层逻辑。
今天，我们就来干一件“硬核”的事：不调用任何IP核、不用浮点运算器、不依赖现成乘法器，只用最基本的逻辑门，在FPGA上实现一个完整的多层感知机（MLP）。这不仅是教学演示，更是一次对“智能如何被物理电路执行”的深度探索。
为什么要在FPGA上“手写”神经网络？
我们都知道，现在跑AI模型动辄用GPU、TPU，甚至专用NPU。那为什么还要回到最原始的逻辑门去实现MLP？
答案很简单：为了理解。
当你点击PyTorch的.forward()时，数据到底经历了什么？权重是怎么和输入相乘的？ReLU激活函数在硬件里长什么样？这些问题，在软件层面永远是个黑箱。
而FPGA不同。它允许你把每一个计算步骤都映射成实实在在的晶体管开关行为。你可以看到信号怎么一级一级传递，时序怎么被寄存器同步，资源怎么一点点被消耗。
更重要的是，FPGA天生具备高度并行性和低功耗特性，特别适合部署边缘侧的小型神经网络。如果你未来要做嵌入式AI、自动驾驶感知模块、或是医疗设备中的实时推理系统，掌握这套“从门级构建神经网络”的能力，会让你在架构设计上有绝对的话语权。
多层感知机的本质：不过是加法、乘法和判断
先别被“神经网络”这个词吓到。拆开来看，MLP的核心操作只有三个：
- 加权求和：$ z = \sum w_i x_i + b $
- 激活函数：$ a = f(z) $，比如 ReLU 或 Sigmoid
- 逐层传递：前一层输出作为下一层输入
这三个步骤，全都可以转化为数字电路的基本单元。
加法 → 全加器链
最基本的加法单元是全加器（Full Adder），它完成三个比特的相加（两个输入+一个进位），输出本位和与新的进位。
module full_adder ( input a, b, cin, output sum, cout ); assign sum = a ^ b ^ cin; assign cout = (a & b) | (b & cin) | (a & cin); endmodule你看，这里只用了异或（^）、与（&）、或（|）三种基本门。没有调用任何高级组件。
然后我们将8个这样的全加器串起来，就得到了一个8位行波进位加法器：
module adder_8bit ( input [7:0] a, input [7:0] b, input cin, output [7:0] sum, output cout ); wire [7:0] c; full_adder fa0 (.a(a[0]), .b(b[0]), .cin(cin), .sum(sum[0]), .cout(c[0])); full_adder fa1 (.a(a[1]), .b(b[1]), .cin(c[0]), .sum(sum[1]), .cout(c[1])); // ... 继续连接到 fa7 assign cout = c[7]; endmodule虽然性能不如专用DSP块，但它的好处是——完全透明可控。你知道每一拍发生了什么，也清楚每个多余的翻转都会增加功耗。
乘法 → 移位+条件加法
FPGA里的乘法通常靠DSP Slice加速，但我们这次偏不用。
对于定点数乘法，可以用经典的“移位-相加”法实现。例如，计算a * b，我们遍历b的每一位，如果该位为1，则将a左移对应位数后加到结果中。
module mult_8x8 ( input [7:0] a, b, output reg [15:0] prod ); integer i; always @(*) begin prod = 0; for (i = 0; i < 8; i = i + 1) begin if (b[i]) prod = prod + (a << i); end end endmodule这段代码看起来简单，但在综合后会生成一堆加法器和多路选择结构，全部基于LUT和触发器实现。代价是延迟较高（非流水线情况下约需8个周期），但胜在不占用DSP资源，适合资源紧张的低端FPGA。
激活函数 → 判断符号位 or 查表
再来看激活函数。
最简单的ReLU：
$$
f(x) = \max(0, x)
$$
在补码表示下，只需要判断最高位（符号位）即可：
module relu_8bit ( input [7:0] in_data, output [7:0] out_data ); assign out_data = in_data[7] ? 8'd0 : in_data; endmodule一行代码搞定，连比较器都不需要。
如果是Sigmoid这类复杂函数呢？我们可以预先量化一批值，存在ROM里查表：
module sigmoid_lut ( input [7:0] z, output [7:0] result ); reg [7:0] lut [0:255]; initial begin // 这里填入预计算的sigmoid值 × 255 lut[ 0] = 8'd1; // ~0 lut[128] = 8'd128; // 0.5 lut[255] = 8'd254; // ~1 // 实际使用中应填充完整表格 end assign result = lut[z]; endmodule这个LUT可以放在Block RAM或分布式RAM中，访问延迟仅为1个时钟周期，非常适合流水线设计。
把所有模块拼成一个神经元
现在我们已经有了三大核心部件：
mult_8x8：做 $w_i \cdot x_i$adder_8bit：构建加法树完成累加relu_8bit：非线性激活
接下来，就可以组合出一个完整的神经元模块。
假设我们有一个8输入的神经元，结构如下：
x0 ──×──┐ w0 │ ├──→ Σ → +b → f() → output x7 ──×──┘ w7对应的Verilog顶层模块大致如下：
module mlp_neuron_8input ( input clk, input rst, input [7:0] x [0:7], // 输入向量 input [7:0] w [0:7], // 权重向量 input [7:0] bias, output reg [7:0] out ); reg [15:0] product [0:7]; reg [15:0] sum_stage1, sum_stage2, sum_final; // 第一步：并行计算 wi * xi genvar i; generate for (i = 0; i < 8; i = i + 1) begin : gen_mult mult_8x8 u_mult ( .a(x[i]), .b(w[i]), .prod(product[i]) ); end endgenerate // 第二步：两级加法树（16位） adder_16bit u_add1 (.a(product[0]), .b(product[1]), .cin(1'b0), .sum(sum_stage1[0])); adder_16bit u_add2 (.a(product[2]), .b(product[3]), .cin(1'b0), .sum(sum_stage1[1])); // ... 更多中间级 // 最终累加 + 偏置 adder_16bit u_acc_final (.a(sum_final), .b({8'd0, bias}), .cin(1'b0), .sum(sum_final)); // 截断为8位并激活 always @(posedge clk) begin if (rst) out <= 8'd0; else out <= relu_8bit(.in_data(sum_final[7:0])); end endmodule注：此处省略了部分中间加法树细节，实际设计中需合理安排层级以平衡速度与资源。
这个神经元一旦实例化多个，就能组成一层隐藏层；多层堆叠后，就是一个标准的MLP。
整体系统架构：流水线驱动的推理引擎
在一个典型的FPGA MLP系统中，数据流动通常是这样的：
[ADC输入] ↓ [输入寄存器] ↓ [权重ROM] → [MACC阵列] → [加法树] → [偏置加法] → [激活函数] ↓ ↖_______________↙ [输出锁存] → 下一层 / 最终输出关键设计要点包括：
- 权重存储：训练好的权重固化在ROM或BRAM中，避免外部读取延迟；
- 流水线寄存器：每层之后插入D触发器，打破长组合路径，提升最大工作频率；
- 并行度控制：根据FPGA资源决定是否全并行计算所有神经元，还是分时复用；
- 位宽管理：推荐统一使用8位定点数（Q4.4格式），兼顾精度与效率。
举个例子，如果你的目标芯片是Xilinx Artix-7，有约20万LUT，那么一个8输入×8神经元的小型MLP大约消耗几千LUT，完全可以容纳。
新手常见“坑”与调试秘籍
我在带学生做这类项目时，发现几个高频问题：
❌ 陷阱1：忘了时序同步，仿真没问题上板就乱码
原因：组合逻辑输出直接用于下一级，未打拍。
✅ 解决方案：关键节点加寄存器。哪怕只是加一句：
always @(posedge clk) data_reg <= data_comb;也能极大提高稳定性。
❌ 陷阱2：乘法器太慢导致整体延迟飙升
原因：for循环在always @(*)中被综合成串行结构。
✅ 解决方案：改用展开生成语句（generate-for），强制并行化：
generate for (i=0; i<8; i++) begin mult_8x8 u (.a(x[i]), .b(w[i]), .prod(p[i])); end endgenerate❌ 陷阱3：LUT初始化失败，sigmoid输出全是0
原因：initial块在某些工具链中不会被综合进硬件。
✅ 解决方案：使用$readmemh()从外部文件加载数据，或显式声明常量数组。
它真的有用吗？应用场景揭秘
你说这玩意儿是不是纯教学玩具？还真不是。
✅ 高校实验课神器
很多学校开设《数字系统设计》《嵌入式AI》课程，学生往往只会写流水灯。通过这个项目，他们第一次意识到：“原来神经网络也能自己搭！” 我见过有学生做出能在FPGA上运行的手写数字识别系统，准确率超过90%，全程没用一行Python。
✅ 超低功耗边缘设备
某工业传感器需要本地分类振动模式，但不能联网、电池供电。采用这种轻量级MLP，功耗仅几毫瓦，续航可达数月。
✅ 安全关键领域可验证推理
航天、核电控制系统要求推理过程完全可控、可追溯。传统深度学习框架难以满足形式化验证需求，而这种门级实现，每一步都能形式化建模，审计无忧。
写在最后：从“会用”到“懂原理”，只差一次动手实践
今天我们从最基本的AND/OR/NOT门出发，一步步搭建出了一个能工作的MLP。过程中没有魔法，没有黑箱，只有清晰的信号流、确定的时序节拍和可预测的资源消耗。
这条路或许不够高效，也不够自动化，但它教会你一件事：AI不是玄学，它是电路的舞蹈。
当你下次看到“模型部署”、“推理加速”这些词时，你会知道背后其实是加法器在奔跑、寄存器在守候、LUT在默默查表。
而这，正是成为真正硬件工程师的第一步。
如果你正在学习FPGA，不妨试试亲手实现一个两层MLP，跑通MNIST简化版。过程中遇到问题欢迎留言交流——毕竟，最好的学习方式，就是亲手造一次轮子。
